SAW滤波器及双工器、芯片的晶圆测试结构及芯片制造方法与流程

saw滤波器及双工器、芯片的晶圆测试结构及芯片制造方法
技术领域
1.本发明涉及半导体芯片制造技术领域，尤其涉及一种saw滤波器及双工器、晶圆测试结构及芯片制造方法。


背景技术：

2.倒装封装工艺因其组装高度低、集成度高和散热性能好等优点成为目前集成电路制造中先进封装技术之一。倒装工艺一般需要先通过植球工艺在管芯的pad层表面形成导电凸点，该凸点可以是金球、铜柱、锡球等各类形式，该工艺对管芯的pad层表面状态的要求较高，需要其表面平整、连续、洁净，否则容易出现无法结合、结合力弱和焊点空洞等问题。
3.在芯片的制造过程中，为降低芯片的制造成本、提高芯片良率，有必要通过一些测试来监测芯片的功能。晶圆测试是芯片制造中重要的测试之一，一般在晶圆制程完成后,封装流程之前进行，测试结果为不良的芯片会被做上电子墨水标识，以便在后续加工中被检出，避免原料浪费。在晶圆测试过程中，需用机械探针接触压焊点以建立电学连接，再根据测试程序判定芯片合格与否。而为了保证机械探针与压焊点接触充分进而保证测试结果无误，测试时机械探针需与压焊点有微量的过接触(过操作50-100um)，并刺穿或擦划待检测的压焊点表面。
4.例如图1所示，现有的一种saw滤波器芯片20的晶圆10结构，由阵列排布的芯片20组成，芯片20和芯片20之间以划片道30为分界线，单个芯片20上有若干测试压焊点201，晶圆10测试和植球均在测试压焊点201上进行。常规的晶圆10测试会在测试压焊点201上留下划痕203，该划痕203使压焊点变得不连续，甚至破坏测试压焊点201表面的金属层，影响凸点的键合力和可靠性，致使最终成品的可靠性存在隐患。


技术实现要素：

5.针对现有技术的不足，本发明的目的在于提供一种saw滤波器及双工器、晶圆测试结构及芯片制造方法。
6.为实现前述发明目的，本发明采用的技术方案包括：
7.第一方面，本发明提供一种芯片的晶圆测试结构，包括晶圆和测试功能区；所述晶圆包括多个芯片，所述芯片包括多个测试压焊点，所述芯片之间包括划片道；所述测试功能区与一个或多个所述芯片的测试压焊点电连接；
8.所述测试功能区包括相互连接的端部和中间部，所述测试功能区的端部设置于所述芯片上，中间部设置于所述划片道上，并且所述测试功能区不影响所述芯片的功能。
9.第二方面，本发明还提供一种芯片的制造方法，包括：
10.提供上述晶圆测试结构；
11.沿所述晶圆测试结构的划片道的延伸方向将所述晶圆测试结构分切为独立的saw滤波器及双工器芯片，同时，所述测试功能区被切割破坏，每个芯片上残留的测试功能区对芯片功能无影响。
12.第三方面，本发明还提供一种saw滤波器及双工器，包括上述方法制备的saw滤波器及双工器芯片。
13.基于上述技术方案，与现有技术相比，本发明的有益效果包括：
14.1、本发明所提供的芯片的晶圆测试结构，通过增加测试功能区，在进行晶圆测试时，代替压焊点与机械探针接触，避免测试划痕对后续植球可靠性造成的影响，提高了凸点键合力和可靠性，进一步地提高了saw滤波器及双工器芯片的良率和可靠性。
15.2、本发明所提供的saw滤波器及双工器芯片的晶圆测试结构的测试功能区部分位于芯片上，相比于测试功能区全部位于划片道上，在保证测试功能区的面积以保证测试方便性和准确性的同时，使得划片道不至于过宽，提高了晶圆的集成密度，降低了芯片的制造成本。
附图说明
16.图1是本发明背景技术中的现有晶圆测试结构示意图；
17.图2a是本发明实施例提供的一种晶圆测试结构示意图；
18.图2b是本发明实施例提供的一种晶圆测试结构局部放大示意图；
19.图3是本发明实施例提供的另一种晶圆测试结构示意图；
20.图4是本发明实施例提供的又一种晶圆测试结构示意图。
21.附图标记说明：
22.10、晶圆；
23.20、芯片；
24.201、测试压焊点；202、顶角部；203划痕；
25.30、划片道；
26.301、纵向划片道；302、横向划片道；
27.40、测试功能区；
28.401、端部；402、中间部；403、金属薄膜电路。
具体实施方式
29.鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
30.在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
31.如图2-4所示，本发明实施例提供的一种芯片20的晶圆测试结构，包括晶圆10和测试功能区40；所述晶圆10包括多个芯片20，所述芯片20包括多个测试压焊点201，所述芯片20之间包括划片道30；所述测试功能区40与一个或多个所述芯片20的测试压焊点201电连接。
32.所述测试功能区40的端部401设置于所述芯片20上，中间部402设置于所述划片道30上，并且所述测试功能区40不影响所述芯片20的功能。
33.其中，所述测试功能区40与所述芯片20上的其他电路以及元件均无物理或电学接
触，以使得所述测试功能区40对所述芯片20的功能不造成影响；其他电路及以及元件是指除测试压焊点201以外的其余电路及以及元件。在芯片20的制造过程中，需对每个芯片20进行电性能测试。采用该晶圆测试结构，在测试时，利用机械探针与测试功能区40接触并形成电连接，并间接与测试压焊点201产生电连接，从而能够完成电性能测试。同时，机械探针与测试压焊点201并未直接接触，并不会在测试压焊点201上产生划痕203进而影响后续植球的可靠性。由于测试功能区40在芯片20上只与测试压焊点201有电学接触，从而在功能上测试功能区可等效看成测试压焊点201的一部分，因而划片后芯片20上残余的测试功能区40对芯片20的功能没有影响。
34.需说明的是，本发明实施例所提供的晶圆测试结构，可以应用于saw滤波器及双工器芯片20的晶圆测试，但不限于此，本领域技术人员根据本发明实施例所提供的技术构思，替换为其他种类的芯片进行晶圆测试亦属于本发明的保护范围。
35.在一些实施方案中，所述测试功能区40的端部401宽度为0.02-0.2mm，所述中间部402的宽度为0.02-0.1mm。
36.在一些实施方案中，所述端部401宽度为所述测试功能区40宽度的10-50％。
37.在一些实施方案中，所述划片道30的宽度为0.02-0.1mm。
38.其中，所述宽度是指某一区域或结构沿其相邻的两个或多个芯片20的连接线方向所占的宽度。
39.基于上述实施方案，所述测试功能区40部分位于所述芯片20上，因此，可以将所述划片道30设置得尽可能的窄，以提高晶圆10上的芯片20密度，即晶圆10的集成密度，以使单个晶圆10包含尽可能多的芯片20，降低芯片20的制造成本。
40.在一些实施方案中，所述测试功能区40通过金属薄膜电路403电连接所述测试压焊点201。
41.在一些实施方案中，所述薄膜电路的材质包括但不限于铜、铝、金以及锡等导电材质中的一种或两种以上的组合。
42.在一些实施方案中，所述薄膜电路的形成方法包括但不限于电镀、化学镀、磁控溅射以及蒸镀等方法中的一种或两种以上的组合。
43.继续参见图3，在一些实施方案中，所述划片道30包括纵向划片道301和横向划片道302，全部所述测试功能区40的中间部402设置于所述纵向划片道301或横向划片道302上。
44.在一些实施方案中，所述测试功能区40的长度为0.1-0.5mm。
45.基于上述实施方案，测试功能区40均位于同一方向的划片道30上，使得整体结构更加简洁，可以进一步减小同一行芯片20相互的间距(即另一方向划片道30的宽度)，进一步提高晶圆10利用率，另外，进行晶圆10测试时，测试点的位置在一条直线上，使得测试探针的排布也更加简洁小巧，同时，另一方向的划片道30上不包括测试功能区40，使得所述测试功能区40对于另一方向的划片道30的分切不造成影响，提高了分切良率和效率。
46.继续参见图4，在一些实施方案中，横向划片道302上的每个测试功能区均与相邻两个芯片的作为接地端的测试压焊点201连接，该结构中所需的测试功能区40总数更少，设计、制造、测试过程都更为简便。
47.本发明实施例还提供一种芯片20的制造方法，包括：
48.提供上述晶圆测试结构。
49.沿所述晶圆测试结构的划片道30的延伸方向将所述晶圆测试结构分切为独立的芯片20，同时，每个芯片20上残余的测试功能区40对芯片20的功能无影响。
50.本发明实施例还提供一种saw滤波器及双工器，包括上述方法制造的saw滤波器及双工器芯片20。
51.在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是，本技术还可以采用其他不同于在此描述的方式来实施，因此，本技术的保护范围并不受下面公开的具体实施例的限制。
52.实施例1
53.本发明实施例1提供的一种测试晶圆结构，如图2a-2b所示，晶圆10上排布了若干芯片20，芯片20之间由划片道30隔开，如图2a-2b所示的位置上设置有测试功能区40，测试功能区40通过镀铜电路与测试压焊点201连接，测试功能区40总宽度为0.3mm，长度为0.5mm。该测试功能区40与压焊点分别用于晶圆10测试与植球工序，可避免测试划痕203对植球可靠性造成的影响。
54.此外，如图2b所示，该结构中测试功能区40的两边的端部401位于芯片20上，端部401宽度0.1mm，中间部402位于划片道30上，没有过多占用芯片20上的空间，也无需将芯片20之间距离设计得过大，从而晶圆10的利用率并未受到该结构的明显的影响，因此，本实施例中，划片道30的宽度小于测试功能区40的总宽度，为0.1mm，由此可见，该种测试结构保证了测试功能区40的面积的同时，使得划片道不至于过宽，提高了晶圆的集成密度。
55.实施例2
56.本发明实施例2提供的一种测试晶圆结构，如图3所示，晶圆10上排布了若干芯片20，芯片20之间由划片道30隔开，如图3所示的位置上设置有测试功能区40测试功能区40通过化学镀铜电路与测试压焊点201连接，测试功能区40宽度为0.14mm，长度为0.1mm。该测试功能区40与压焊点分别用于晶圆10测试与植球工序，可避免测试划痕203对植球可靠性造成的影响。
57.类似的，该结构中测试功能区40的端部401位于芯片20上，端部401宽度0.02其中间部402位于划片道30上，没有过多占用芯片20上的空间，也无需将芯片20之间距离设计得过大，对晶圆10的利用率影响较小。同时，该结构的测试功能区40全部位于图中水平方向的划片道30附近，可以进一步减小同一行芯片20相互的间距，因此，本实施例中，横向划片道302的宽度小于测试功能区40的总宽度，为0.1mm，纵向划片道301的宽度可以设置为更小于横向划片道302的宽度，为0.05mm，进一步提高晶圆10利用率。
58.实施例3
59.本发明实施例3提供的一种saw滤波器芯片20的晶圆测试结构，如图4所示，晶圆10上排布了若干芯片20，芯片20之间由划片道30隔开，如图4所示的划片道30上设置有测试功能区40。该测试功能区40与压焊点分别用于晶圆10测试与植球工序，测试功能区40通过电镀银电路与测试压焊点201连接，测试功能区40宽度为0.3mm，长度为0.5mm，可避免测试划痕203对植球可靠性造成的影响。此外，该结构中横向划片道302上每一个测试功能区40均与相邻的两个芯片20的作为接地端的压焊点连接，所需的测试功能区40总数更少，设计、制造、测试过程都更为简便。
60.该结构中测试功能区40部分位于芯片20上，部分位于划片道30上，没有过多占用芯片20上的空间，也无需将芯片20之间距离设计得过大，对晶圆10的利用率影响较小。同时，该结构中部分测试功能区40同时与相邻两个芯片20的压焊点连接，所需的测试功能区40数量较少，设计、制造及测试过程都更为简单。
61.应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。