沟槽栅的制造方法与流程

1.本发明涉及一种半导体集成电路制造方法，特别是涉及一种沟槽栅的制造方法。


背景技术：

2.mos晶体管中，栅结构包括栅氧化层和形成于栅氧化层表面的多晶硅栅，多晶硅栅通常覆盖沟道区并用于在沟道区表面形成连接源漏的沟道，为了提供栅的高控制性，一般要求较薄的栅氧化层；但是为了高的栅可靠性，以及小的米勒电容，又需要厚的栅氧化层。也即较薄的栅氧化层有利于对沟道开启的控制，但是较薄的栅氧化层的刻蚀性又会降低同时会增加米勒电容。
3.栅结构包括平面栅和沟槽栅两种，沟槽栅能够得到更大的电流密度和更小的导通电阻而经常应用于功率器件中。
4.对于沟槽栅，通常包括沟槽，形成于沟槽内侧表面包括底部表面和侧面的栅氧化层以及将所述沟槽完全填充的多晶硅栅。沟槽栅需要穿过沟道区，从而能使得多晶硅栅从侧面覆盖沟道区从而能在栅开启时在被多晶硅栅侧面覆盖的沟道区表面形成沟道。
5.由于上面描述可知，栅氧化层的厚度对于栅控制性和可靠性以及米勒电容的要求之间存在矛盾，对于沟槽栅来说，为了在这一矛盾中折衷。通常需要在沟槽栅中采用沟槽底部厚氧化层(bottom thick oxide，bto)工艺，本发明说明书中将bto称为栅极底部氧化层，沟槽底部厚氧化层中的“厚”的意思是和栅氧化层相比沟槽底部厚氧化层的厚度更厚。
6.这样，在沟槽栅中就存在两种后的氧化层，一种为bto，一种为栅氧化层。多晶硅栅和沟道区之间的氧化层为较薄的栅氧化层，这样能保证稿的栅控制力。而在在容易出现可靠性问题的底部及底部角落(corner)采用厚的氧化层即bto来保证器件的高可靠性。
7.但是采用bto工艺会增加工艺流程，也就致使制造成本的增加。如何低成本地实现这一结构就显得非常重要。现有技术中有两个主流的实现bto的方法。
8.现有第一种方法为：利用高密度等离子体(hdp)氧化层(oxide)填充沟槽，之后再通过化学机械研磨(cmp)平坦化和回刻技术实现，成本非常高昂。
9.现有第二种方法为：先形成较厚的bto层，bto层形成后会位于沟槽的整个内侧表面和沟槽外表面；这时需要涂布光刻胶将整个沟槽完全填充，光刻胶同时会填充到沟槽外的表面；通过光刻胶在沟槽外表面和沟槽内部的厚度差，调节曝光量，保证表面完全曝光，沟槽内曝光不足，这样在显影后会在沟槽内部保留需要厚度的光刻胶；通过保留于沟槽内部的光刻胶，保护事先成膜的厚栅氧即bto层，利用湿法工艺去除其他区域的厚栅氧；之后，通过再次成膜实现沟道区的薄栅氧即上面所述的栅氧化层。由上可知，现有第二种方法需要增加一次光刻，成本也比较高。而且由于光刻胶的涂布特性，对于低深宽比的沟槽结构，此方法也难以实现。
10.如图1所示，是现有方法形成的具有bto的沟槽栅的示意图；可以看出，在沟槽101的底部形成有较厚的bto层102，在bto层102的顶部的沟槽101的侧面上形成有较薄的栅氧化层103，最后多晶硅栅104将沟槽101完全填充。
11.如图2所示，是现有形成具有bto的沟槽栅的第二种方法中光刻胶图布后的示意图；可以看出，沟槽201具有较小的深宽比，即深度较浅而宽度较宽，用于形成bto层的较厚的氧化层202形成后涂布光刻胶203，可以看出，由于沟槽201的深宽比较小，光刻胶203对沟槽201的填充的形态并不好，在沟槽201的顶部会形成如虚线圈204所示的凹陷，这对后续的光刻胶203的曝光显影以及后续的氧化层202的湿法刻蚀不利。


技术实现要素：

12.本发明所要解决的技术问题是提供一种沟槽栅的制造方法，能简化栅极底部氧化层即bto的形成工艺，从而能降低工艺成本。
13.为解决上述技术问题，本发明提供的沟槽栅的制造方法包括如下步骤：
14.步骤一、在半导体衬底表面形成沟槽。
15.步骤二、在所述沟槽的底部表面和侧面以及所述沟槽外的表面形成第一氧化层。
16.所述第一氧化层在所述沟槽的顶角处的生长速率大于在所述沟槽的侧面处的生长速率，所述第一氧化层形成后需要使所述沟槽的顶部保持为开口状态。
17.步骤三、在所述第一氧化层表面沉积第二介质层。
18.所述第二介质层在所述沟槽的顶角处的生长速率大于在所述沟槽的侧面处的生长速率，所述第二介质层形成后需要使所述沟槽的顶部开口封闭，所述第二介质层在所述沟槽内部形成一个被所述第二介质层所包围的空腔。
19.步骤四、对所述第二介质层进行第一次回刻。
20.所述第一次回刻将所述空腔外暴露的所述第二介质层去除且保证所述空腔顶部封口处的所述第二介质层保留，使所述空腔依然被所述第二介质层包围封闭。
21.步骤五、对所述第一氧化层进行第二次刻蚀，所述第二刻蚀后所述第一氧化层仅保留于所述沟槽的底部表面以及侧面的底部区域上并形成栅极底部氧化层，所述第二次刻蚀以所述空腔周侧的所述第二介质层为掩膜实现对所述第一氧化层的从顶部到底部的刻蚀。
22.步骤六、去除所述第二介质层。
23.步骤七、进行栅氧化层的生长，所述栅氧化层位于所述栅极底部氧化层顶部的所述沟槽侧面，且所述栅氧化层的厚度小于所述栅极底部氧化层的厚度。
24.进一步的改进是，还包括如下步骤：
25.步骤八、在所述沟槽中填充栅电极材料层。
26.进一步的改进是，所述栅电极材料层为多晶硅栅。
27.进一步的改进是，所述半导体衬底为硅衬底。
28.进一步的改进是，所述第一氧化层为氧化硅，所述栅氧化层为氧化硅。
29.进一步的改进是，步骤二形成所述第一氧化层的工艺采用热氧化工艺或者采用化学气相沉积工艺或者采用热氧化工艺加化学气相沉积工艺。
30.进一步的改进是，步骤七中采用热氧化工艺形成所述栅氧化层。
31.进一步的改进是，步骤二中，所述第一氧化层形成后，所述沟槽的顶部开口的宽度为
32.进一步的改进是，步骤三中沉积完成后，位于所述沟槽外的所述第一氧化层表面
的所述第二介质层的厚度为
33.进一步的改进是，所述第二介质层的材料包括氮化硅。
34.进一步的改进是，步骤四中所述第一次回刻采用干法刻蚀。
35.进一步的改进是，步骤六中，采用湿法刻蚀去除所述第二介质层。
36.进一步的改进是，步骤五中，所述第二次刻蚀采用湿法刻蚀。
37.进一步的改进是，沟槽栅为mos晶体管的栅极结构，还包括如下步骤：
38.步骤九、形成沟道区，所述沟道区的深度小于所述栅氧化层的深度；所述栅电极材料层通过所述栅氧化层侧面覆盖所述沟道区，且被所述栅电极材料层侧面覆盖的所述沟道区的表面用于形成沟道；所述半导体衬底为第一导电类型掺杂，所述沟道区为第二导电类型掺杂。
39.步骤十、在所述沟道区的表面形成第一导电类型重掺杂的源区。
40.步骤十一、在所述半导体衬底背面形成第一导电类型重掺杂的漏区。
41.进一步的改进是，所述mos晶体管为nmos晶体管，第一导电类型为n型，第二导电类型为p型；所述mos晶体管为pmos晶体管，第一导电类型为p型，第二导电类型为n型。
42.本发明利用在沟槽中填充介质层时在沟槽的顶角处的生长速率会大于沟槽的侧面生长速率且随着介质层的厚度增加会在沟槽的顶部产生封口的特点，在形成未将沟槽顶部封口的第一氧化层之后，形成了一层第二介质层使沟槽顶部封口并在沟槽内部形成有第二介质层包围的空腔，之后，对第二介质层进行回刻能使空腔外部的第一氧化层表面的第二介质层去除，这样暴露的第一氧化层就能采用以剩余的包围空腔的第二介质层做掩膜实现从顶部到底部的刻蚀即第二次刻蚀为从顶部到底部的刻蚀，这样能得到所需要的栅极底部氧化层，由上可知，本发明并不需要采用光刻工艺来定义第一氧化层的第二次刻蚀的掩膜，而是采用增加一次能使沟槽封口的第二介质层并对第二介质层进行第一次回刻即可实现，和光刻工艺相比，本发明的工艺更加简单，所以本发明能简化栅极底部氧化层的形成工艺，从而能降低工艺成本。
附图说明
43.下面结合附图和具体实施方式对本发明作进一步详细的说明：
44.图1是现有方法形成的具有bto的沟槽栅的示意图；
45.图2是现有形成具有bto的沟槽栅的第二种方法中光刻胶图布后的示意图；
46.图3是本发明实施例沟槽栅的制造方法的流程图；
47.图4a-图4g是本发明实施例沟槽栅的制造方法的器件的结构示意图。
具体实施方式
48.如图3所示，是本发明实施例沟槽栅的制造方法的流程图；如图4a至图4g所示，是本发明实施例沟槽栅的制造方法的器件的结构示意图，本发明实施例沟槽栅的制造方法包括如下步骤：
49.步骤一、如图4a所示，在半导体衬底301表面形成沟槽302。
50.本发明实施例方法中，所述半导体衬底301为硅衬底。
51.步骤二、如图4a所示，在所述沟槽302的底部表面和侧面以及所述沟槽302外的表
面形成第一氧化层303。
52.所述第一氧化层303在所述沟槽302的顶角处的生长速率大于在所述沟槽302的侧面处的生长速率，所述第一氧化层303形成后需要使所述沟槽302的顶部保持为开口状态。
53.本发明实施例方法中，所述第一氧化层303为氧化硅。
54.形成所述第一氧化层303的工艺采用热氧化工艺或者采用化学气相沉积工艺或者采用热氧化工艺加化学气相沉积工艺。
55.较佳为，所述第一氧化层303形成后，所述沟槽302的顶部开口的宽度为较佳为，所述第一氧化层303形成后，所述沟槽302的顶部开口的宽度为，一个典型值为。所述第一氧化层303的厚度越厚，所述沟槽302的顶部开口越小。
56.步骤三、如图4b所示，在所述第一氧化层303表面沉积第二介质层304。
57.所述第二介质层304在所述沟槽302的顶角处的生长速率大于在所述沟槽302的侧面处的生长速率，所述第二介质层304形成后需要使所述沟槽302的顶部开口封闭，所述第二介质层304在所述沟槽302内部形成一个被所述第二介质层304所包围的空腔305。
58.本发明实施例方法中，步骤三中沉积完成后，位于所述沟槽302外的所述第一氧化层303表面的所述第二介质层304的厚度为，一个典型值为，以保证能将所述沟槽302的顶部开口封闭。
59.所述第二介质层304的材料包括氮化硅。
60.步骤四、如图4c所示，对所述第二介质层304进行第一次回刻。
61.所述第一次回刻将所述空腔305外暴露的所述第二介质层304去除且保证所述空腔305顶部封口处的所述第二介质层304保留，使所述空腔305依然被所述第二介质层304包围封闭。
62.本发明实施例方法中，步骤四中所述第一次回刻采用干法刻蚀。
63.步骤五、如图4d所示，对所述第一氧化层303进行第二次刻蚀，所述第二刻蚀后所述第一氧化层303仅保留于所述沟槽302的底部表面以及侧面的底部区域上并形成栅极底部氧化层303a，所述第二次刻蚀以所述空腔305周侧的所述第二介质层304为掩膜实现对所述第一氧化层303的从顶部到底部的刻蚀。
64.本发明实施例方法中，所述第二次刻蚀采用湿法刻蚀。
65.步骤六、如图4e所示，去除所述第二介质层304。
66.本发明实施例方法中，采用湿法刻蚀去除所述第二介质层304。
67.步骤七、如图4f所示，进行栅氧化层306的生长，所述栅氧化层306位于所述栅极底部氧化层303a顶部的所述沟槽302侧面，且所述栅氧化层306的厚度小于所述栅极底部氧化层303a的厚度。
68.本发明实施例方法中，所述栅氧化层306为氧化硅。
69.较佳为，采用热氧化工艺形成所述栅氧化层306。
70.在进行所述栅氧化层306之前，还包括形成牺牲氧化层，之后去除所述牺牲氧化层的步骤，以消除所述沟槽302的侧面上的缺陷。
71.步骤八、如图4f所示，在所述沟槽302中填充栅电极材料层307。
72.本发明实施例方法中，所述栅电极材料层307为多晶硅栅。
73.沟槽栅为mos晶体管的栅极结构，还包括如下步骤：
74.步骤九、如图4g所示，形成沟道区308，所述沟道区308的深度小于所述栅氧化层306的深度；所述栅电极材料层307通过所述栅氧化层306侧面覆盖所述沟道区308，且被所述栅电极材料层307侧面覆盖的所述沟道区308的表面用于形成沟道；所述半导体衬底301为第一导电类型掺杂，所述沟道区308为第二导电类型掺杂。
75.步骤十、如图4g所示，在所述沟道区308的表面形成第一导电类型重掺杂的源区309。
76.步骤十一、在所述半导体衬底301背面形成第一导电类型重掺杂的漏区。
77.本发明实施例中，所述mos晶体管为nmos晶体管，第一导电类型为n型，第二导电类型为p型。在其他实施例中也能为：所述mos晶体管为pmos晶体管，第一导电类型为p型，第二导电类型为n型。
78.本发明实施例利用在沟槽302中填充介质层时在沟槽302的顶角处的生长速率会大于沟槽302的侧面生长速率且随着介质层的厚度增加会在沟槽302的顶部产生封口的特点，在形成未将沟槽302顶部封口的第一氧化层303之后，形成了一层第二介质层304使沟槽302顶部封口并在沟槽302内部形成有第二介质层304包围的空腔305，之后，对第二介质层304进行回刻能使空腔305外部的第一氧化层303表面的第二介质层304去除，这样暴露的第一氧化层303就能采用以剩余的包围空腔305的第二介质层304做掩膜实现从顶部到底部的刻蚀即第二次刻蚀为从顶部到底部的刻蚀，这样能得到所需要的栅极底部氧化层303a，由上可知，本发明实施例并不需要采用光刻工艺来定义第一氧化层303的第二次刻蚀的掩膜，而是采用增加一次能使沟槽302封口的第二介质层304并对第二介质层304进行第一次回刻即可实现，和光刻工艺相比，本发明实施例的工艺更加简单，所以本发明实施例能简化栅极底部氧化层303a的形成工艺，从而能降低工艺成本。
79.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。