NANDFlash叠层结构栅极制造方法与流程

nand flash叠层结构栅极制造方法
技术领域
1.本发明涉及集成电路制造领域，特别是涉及一种nand flash叠层结构栅极制造方法。


背景技术：

2.随着移动终端的大量普及，存储器市场需求得到大幅度提升。nand flash以其大容量大、体积小、写入和擦除的速度极快等优点，在目前的存储器市场占据着越来越重要的地位。
3.在nand flash中，采用叠层结构的栅极。其中，栅极从下往上的膜层依次为浮栅多晶硅，层间介质层(为氧化硅，氮化硅，氧化硅结构)以及控制栅多晶硅。现有技术nand flash膜层具体工艺过程如图1～图6所示，包括：
4.1、在浮栅多晶硅形成之后，进行层间介质层的沉积，参考图1所示；
5.2、进行第一次生长的控制栅多晶硅的生长，参考图2所示；
6.3、进行光刻将选择栅极和外围栅极中需要移除层间介质层的区域显开参考图3所示；继而进行第一次生长的控制栅多晶硅以及层间介质层的刻蚀，并产生部分浮栅多晶硅的损耗，参考图4所示；
7.4、针对刻蚀后的膜层进行灰化工艺，形成结构参考图5所示；
8.5、进行第二次生长后的控制栅多晶硅的生长，形成结构参考图6所示。
9.在经过以上工艺制程之后，由于层间介质层刻蚀之后，刻开区域的膜层厚度明显低于未刻开区域。因此，后续在进行第二次生长后的控制栅多晶硅生长时，选择栅极和外围栅极的表面都有明显的凹凸不平的情况。这种表面形貌会削弱后续工艺的工艺窗口。如果能够改善该问题则将显著增加后续工艺，以及整个工艺流程的窗口。


技术实现要素：

10.在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
11.本发明要解决的技术问题是提供一种能避免选择栅极和外围栅极多晶硅顶部凹凸不平形貌，增大后续工艺窗口的nand flash叠层结构栅极制造方法。
12.为解决上述技术问题，本发明提供的nand flash叠层结构栅极制造方法，包括以下步骤：
13.s1，按现有工艺第一次生长控制栅多晶硅之后，沉积氧化硅；
14.s2，光刻曝光选择栅极和外围栅极图形顶部需要将层间介质层刻蚀掉的区域；
15.s3，进行层间介质层刻蚀，去除选择栅极以及外围栅极顶部光刻曝开区域的的氧化硅层，第一次生长的控制栅多晶硅，层间介质层直至浮栅多晶硅；
16.s4，第二次生长控制栅多晶硅，第二次生长后的控制栅多晶硅底面至少与所述氧化硅层顶面持平；
17.s5，化学机械研磨，去除高于氧化硅层的第二次生长后的控制栅多晶硅；
18.s6，去除全部氧化硅；
19.s7，第三次生长控制栅多晶硅，使最终控制栅多晶硅的总厚度为设计厚度。
20.可选择的，进一步改进所述的nand flash叠层结构栅极制造方法，实施步骤s3时，刻蚀至浮栅多晶硅后继续刻蚀，使浮栅多晶硅产生部分损失。
21.可选择的，进一步改进所述的nand flash叠层结构栅极制造方法，实施步骤s4时，第二次生长后的控制栅多晶硅将步骤s3中去除的部分完全填充。
22.可选择的，进一步改进所述的nand flash叠层结构栅极制造方法，实施步骤s4时，第二次生长后的控制栅多晶硅的底面高于所述氧化硅层顶面。
23.可选择的，进一步改进所述的nand flash叠层结构栅极制造方法，实施步骤s5时，采用化学机械研磨。
24.可选择的，进一步改进所述的nand flash叠层结构栅极制造方法，实施步骤s5时，采用过化学机械研磨，去除部分氧化硅。
25.可选择的，进一步改进所述的nand flash叠层结构栅极制造方法，实施步骤s6时，采用湿法刻蚀去除全部氧化硅。
26.可选择的，进一步改进所述的nand flash叠层结构栅极制造方法，其能应用于65nm、55nm、50nm、45nm、40nm、32nm、28nm、22nm、20nm或16nm以下工艺。
27.本发明将按现有工艺第一次生长控制栅多晶硅之后，沉积一层氧化硅，继而去除选择栅极和外围栅极顶部的部分氧化硅层、第一次生长的控制栅多晶硅、层间介质层直至浮栅多晶硅；第二次生长控制栅多晶硅，第二次生长后的控制栅多晶硅底面至少与所述氧化硅层顶面持平，去除高于氧化硅层的第二次生长后的控制栅多晶硅，然后去除全部氧化硅，第三次生长控制栅多晶硅，使最终控制栅多晶硅的厚度为设计厚度。采用上述工艺流程选择栅极和外围栅极的多晶硅表面不再有明显的凹凸不平的情况，从而可以显著增加后续的工艺窗口，并增加整个工艺流程的窗口。
附图说明
28.本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
29.图1是现有技术中间结构示意图一。
30.图2是现有技术中间结构示意图二。
31.图3是现有技术中间结构示意图三。
32.图4是现有技术中间结构示意图四。
33.图5是现有技术中间结构示意图五。
34.图6是现有技术中间结构示意图六。
35.图7是本发明中间结构示意图一。
36.图8是本发明中间结构示意图二。
37.图9是本发明中间结构示意图三。
38.图10是本发明中间结构示意图四。
39.图11是本发明中间结构示意图五。
40.图12是本发明中间结构示意图六。
41.图13是本发明中间结构示意图七。
42.附图标记说明
43.1浮栅多晶硅
44.2层间介质层
45.3第一次生长的控制栅多晶硅
46.4存储栅区
47.5选择栅区
48.6外围栅区
49.7第二次生长后的控制栅多晶硅
50.8氧化硅
51.9第三次生长后的控制栅多晶硅。
具体实施方式
52.以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。
53.应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、参数、组件、区域、层和/或部分，但是这些元件、参数、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、参数、组件、区域、层或部分与另一个元件、参数、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、参数、组件、区域、层或部分也可以被称作第二元件、参数、组件、区域、层或部分。
54.第一实施例；
55.本发明提供一种nand flash叠层结构栅极制造方法，包括以下步骤：
56.s1，参考图7所示，按现有工艺第一次生长控制栅多晶硅之后，沉积氧化硅；
57.s2，参考图8所示，光刻曝开选择栅极和外围栅极后续需要将层间介质层刻蚀掉的区域；
58.s3，参考图9所示，层间介质层刻蚀，去除选择栅极以及外围栅极曝开区域顶部的氧化硅层、第一次生长的控制栅多晶硅、层间介质层，直至浮栅多晶硅；
59.s4，参考图10所示，第二次生长控制栅多晶硅，第二次生长后的控制栅多晶硅底面至少与所述氧化硅层顶面持平；
60.s5，参考图11所示，去除高于氧化硅层的第二次生长后的控制栅多晶硅，并使得顶部氧化硅产生部分损失；
61.s6，参考图12所示，去除全部氧化硅；
62.s7，参考图13所示，第三次生长控制栅多晶硅，使最终控制栅多晶硅的总厚度为设计厚度。
63.这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
64.第二实施例；
65.本发明提供一种nand flash叠层结构栅极制造方法，包括以下步骤：
66.s1，参考图7所示，按现有工艺第一次生长控制栅多晶硅之后，沉积氧化硅；
67.s2，参考图8所示，光刻曝光选择栅极和外围栅极需要将层间介质层刻蚀掉的区域；
68.s3，参考图9所示，层间介质层刻蚀，去除选择栅极顶部以及围栅极顶部打开的氧化硅层、第一次生长的控制栅多晶硅、层间介质层，直至浮栅多晶硅；并且，刻蚀至浮栅多晶硅后继续刻蚀，使浮栅多晶硅产生损失；
69.s4，参考图10所示，第二次生长控制栅多晶硅，第二次生长后的控制栅多晶硅的顶面高于所述氧化硅层顶面，且将步骤s3中去除的部分完全填充；
70.s5，参考图11所示，采用化学机械研磨去除高于氧化硅层的第二次生长后的控制栅多晶硅，并使得顶部氧化硅厚度产生部分损失；
71.s6，参考图12所示，采用湿法刻蚀去除全部氧化硅；
72.s7，参考图13所示，第三次生长控制栅多晶硅，使最终控制栅多晶硅的总厚度为设计厚度。
73.可选择的，进一步改进上述第一实施例或第二实施例，其能应用于65nm、55nm、50nm、45nm、40nm、32nm、28nm、22nm、20nm或16nm以下工艺。
74.除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
75.以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对
本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。