半导体结构的形成方法及半导体结构与流程

1.本发明涉及半导体领域，特别涉及一种半导体结构的形成方法及半导体结构。


背景技术：

2.随着动态随机存取存储器(dram)特征尺寸持续缩小，形成的电容器的尺寸也在不断缩小，需要通过形成高身宽比电容器的方式以保证电容器的电容，目前主要通过形成双面电容的方式来提高电容器的电容，形成高深宽比的双面电容的过程中，需要刻蚀形成高深宽比的电容孔以形成空心电容柱。
3.然而发明人发现：形成双面电容的过程中，若形成的双面电容的深宽比较大，在刻蚀形成空心电容柱的过程中，电容结构不稳定，容易出现倒塌的现象，且双面电容的内层电容存在电性不稳定的情况，从而影响半导体结构的良率。


技术实现要素：

4.本发明实施例提供一种半导体结构的形成方法及半导体结构，通过形成稳定的支撑结构以形成稳定柱状电容，提高了形成的电容结构的深宽比，且形成的电容结构稳定不易倒塌，提高了半导体结构的良率。
5.为解决上述技术问题，本发明的实施例提供了一种半导体结构的形成方法，包括：提供半导体基底，半导体基底中至少包括分立的导电层；在半导体基底上形成分立排布的支撑结构，支撑结构之间包括电容开口；在支撑结构的侧壁形成下电极，下电极电连接导电层；形成覆盖支撑结构顶部、下电极侧壁和电容开口底部的电容介质层；形成覆盖电容介质层的上电极，以构成电容结构。
6.与现有技术形成双面电容的方式相比，本发明实施例通过在半导体基底上先形成稳定的支撑结构，基于稳定的支撑结构形成柱状结构的电容结构；由于具有稳定的支撑结构，形成的柱状电容的高度相比于双面电容有极大的提高，即柱状电容具有更大的深宽比；且在形成柱状电容的过程中，不需要刻蚀形成高深宽比的电容孔，工艺步骤更加简单，节约成本；由于不需要刻蚀形成高深宽比的电容孔，还保证了形成的电容结构的稳定性；另外，柱状电容相比于双面电容，避免了双面电容的内层电容存在典型不稳定的情况，从而提高了半导体结构的良率。
7.另外，在半导体基底上形成分立排布的支撑结构的步骤包括：在半导体基底上形成支撑层；图形化支撑层形成电容开口，剩余的支撑层构成支撑结构。本发明实施例给出的形成稳定的支撑结构的方法。
8.另外，电容开口至少暴露出每个分立的导电层的部分顶部表面。本发明实施例给出的一种实现下电极电连接导电层的方法，通过电容开口暴露出的导电层顶部表面，实现在支撑结构侧壁形成的下电极电连接导电层。
9.另外，半导体结构的形成方法还包括如下步骤：在形成支撑结构的步骤之前还包括：在半导体基底上形成底部导电层，底部导电层电连接导电层；形成支撑结构的步骤包
括：在底部导电层上形成分立排布的支撑结构；形成下电极后且形成电容介质层前，还包括以下步骤：刻蚀去除电容开口底部暴露出的底部导电层。本发明实施例给出的另一种实现下电极电连接导电层的方法，在形成支撑结构之前，在半导体基底顶部表面形成底部导电层，形成支撑结构之后，导电层还位于支撑结构底部，以增大后续形成的下电极与导电层的接触面积，保证形成的下电极与导电层之间的电连接的稳定性。
10.另外，支撑结构为依次堆叠形成的堆叠结构。另外，堆叠结构包括依次堆叠形成的底支撑层和填充层。通过依次堆叠形成的薄层的过程，避免了单次沉积形成厚度较大的薄层，保证形成的薄层的致密性更好，且通过依次堆叠形成的薄层，保证了支撑结构的具有较高的高度，从而增加后续形成的柱状电容的深宽比。
11.另外，图形化支撑层形成多个分立的电容开口的步骤包括：在支撑层上依次形成掩膜层和图形化的光刻胶层；基于光刻胶层，图形化掩膜层；基于图形化后的掩膜层，刻蚀支撑层形成电容开口。本发明实施例给出的一种具体形成支撑结构的刻蚀方法。
12.另外，在支撑结构的侧壁形成电连接一导电层的下电极的步骤包括：在支撑结构顶部和侧壁以及电容开口底部形成顶导电层；去除位于支撑结构顶部以及电容开口底部的顶导电层，形成位于支撑结构侧壁的下电极。本发明实施例给出的一种具体形成下电极的方法。
13.另外，去除位于支撑结构顶部的顶导电层的方式包括化学机械研磨。本发明实施例给出的一种具体去除支撑结构顶部的顶导电层的刻蚀方法。
14.另外，半导体结构的形成方法，其特征在于，还包括以下步骤：形成覆盖电容介质层的上电极的步骤包括：形成覆盖电容介质层的第一导电层；形成填充第一导电层之间间隙的第二导电层，第二导电层顶部表面与位于支撑结构上的第一导电层的顶部表面平行，且第二导电层顶部表面的高度高于位于支撑结构上的第一导电层顶部表面的高度。
15.另外，形成填充第一导电层之间间隙的第二导电层包括以下步骤：形成填充第一导电层之间间隙的第二导电膜，第二导电膜顶部表面的高度高于位于支撑结构上的第一导电层顶部表面的高度；对第二导电膜顶部表面进行化学机械研磨处理，以形成第二导电层。
16.本发明实施例还提供了一种半导体结构，包括：半导体基底，半导体基底中至少包括分立的导电层；多个分立的支撑结构，位于半导体基底上；以及通过支撑结构支撑的电容结构，电容结构包括：下电极，位于支撑结构的侧壁，且电连接导电层；电容介质层，位于支撑结构顶部、下电极侧壁和支撑结构之间的间隙底部；上电极，位于电容介质层上。
17.另外，支撑结构之间的间隙至少暴露出每个分立的导电层的部分顶部表面；下电极用于连接暴露出的分立的导电层的顶部表面。
18.另外，半导体结构还包括：底部导电层，位于半导体基底和支撑结构之间，用于电连接导电层和下电极。
19.与双面电容的电容结构相比，柱状电容的电容结构基于稳定的支撑结构形成；由于具有稳定的支撑结构，柱状电容的高度相比于双面电容有极大的提高，即柱状电容具有更大的深宽比；且形成柱状电容的工艺步骤更加简单，节约成本；由于不需要刻蚀形成高深宽比的电容孔，还保证了形成的柱状电容的电容结构的稳定性；另外，柱状电容相比于双面电容，避免了双面电容的内层电容存在典型不稳定的情况，从而提高了半导体结构的良率。
附图说明
20.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
21.图1至图11为本发明第一实施例提供的半导体结构的形成方法的各步骤对应的半导体结构的剖面结构示意图；
22.图12至图19为本发明第二实施例提供的半导体结构的形成方法的各步骤对应的半导体结构的剖面结构示意图。
具体实施方式
23.目前，形成双面电容的过程中，若形成的双面电容的深宽比较大，在刻蚀形成空心电容柱的过程中，电容结构不稳定，容易出现倒塌的现象，且双面电容的内层电容存在电性不稳定的情况，从而影响半导体结构的良率。
24.为解决上述问题，本发明第一实施例提供了一种半导体结构的形成方法，包括：提供半导体基底，半导体基底中至少包括分立的导电层；在半导体基底上形成分立排布的支撑结构，支撑结构之间包括电容开口；在支撑结构的侧壁形成下电极，下电极电连接导电层；形成覆盖支撑结构顶部、下电极侧壁和电容开口底部的电容介质层；形成覆盖电容介质层的上电极，以构成电容结构。
25.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
26.图1至图11为本发明实施例提供的半导体结构的形成方法各步骤对应的流程示意图，下面对本实施例的半导体结构的形成方法进行具体说明。需要说明的是，本实施例以存储器中的半导体结构为例进行具体介绍，即本实施例中所要保护的半导体结构形成在dram存储器或sram存储器中。
27.参考图1和图6，提供半导体基底100，在半导体基底100上形成分立排布的支撑结构102。
28.参考图1，半导体基底100中至少包括分立的导电层110。
29.分立的导电层110在半导体基底100中排布方式如图2所示，导电层110即dram结构中的电容接触垫(landing pad),导电层110呈六方排布，用于电连接dram的阵列晶体管。
30.继续参考图1，在半导体基底100上形成支撑层101，支撑层101用于后续刻蚀形成支撑结构102。
31.在本实施例中，支撑层101包括依次堆叠形成的底支撑层111和填充层121。通过依次堆叠形成的支撑层101的过程，避免了单次沉积形成厚度较大的支撑层101，保证形成的支撑层101的致密性更好，且通过依次堆叠形成支撑层101，保证了后续形成的支撑结构102的具有较高的高度，从而增加后续形成的柱状电容的深宽比。在本实施例中底支撑层111和填充层121采用不同的绝缘材料形成。
32.需要说明的是，支撑层101通过底支撑层111和填充层121实现，仅是为了体现本实施例提供的支撑层101可以通过堆叠结构的方式实现，本实施例并不对底支撑层111和填充层121进行厚度限定。在其他实施例中，支撑层也可以采用单层结构实现，即后续形成的支撑结构为单层结构，支撑层也可以采用三层及三层以上的堆叠结构实现，以这种方式形成的堆叠结构的高度更高，即后续形成的支撑结构具有更高的高度。
33.参考图3～图6，图形化支撑层101形成电容开口103，剩余的支撑层101构成支撑结构102。
34.参考图3，在支撑层101上依次形成掩膜层120和图形化的光刻胶层130。
35.参考图4，基于光刻胶层130图形化掩膜层120。
36.参考图5，基于图形化后的掩膜层120，刻蚀支撑层101形成电容开口103。
37.在本实施例中，电容开口103至少暴露出每个分立的导电层110的部分顶部表面。电容开口103与导电层110的顶部形貌分布如图6所示，刻蚀电容开口103后剩余的支撑层101作为支撑结构102，即在本实施例中，支撑结构102为依次堆叠形成的堆叠结构，且堆叠结构包括依次堆叠形成的底支撑层111填充层121。
38.刻蚀形成电容开口103之后还包括：依次去除光刻胶层130和掩膜层120。具体地，采用第一干法清洗工艺去除所述光刻胶层130，第一干法清洗工艺采用氨气、氮气和氢气的混合气体，混合气体与光刻胶层130反应生成第一固化物，然后通过高温蒸发的方式蒸发第一固化物，即完成光刻胶层130的去除。需要说明的是，在本实施例中采用氨气、氮气和氢气的混合气体与光刻胶层130反应生成第一固化物的过程中，由于混合气体中不含有氧气，且阻止了支撑结构102与空气相接触，在去除光刻胶层130的同时，防止支撑结构102侧壁的自然氧化。在去除光刻胶层130之后，采用第一湿法清洗工艺去除掩膜层120，第一湿法清洗工艺采用49％hf以及1:1:60apm(h2o2:nh4oh:h2o＝1:1:60)的混合溶液，混合溶液与掩膜层120发生化学反应以去除掩膜层120。需要说明的是，在本实施例中采用49％hf以及1:1:60apm的混合溶液与掩膜层120反应去除掩膜层120的过程中，由于混合液体中含有nh4oh，会电离出oh-，由于oh-的负电荷排斥作用以及h2o2的氧化性，可以去除支撑结构102侧壁的颗粒物。
39.参考图7～图11，基于支撑结构102形成电容结构107。
40.具体地，参考图7～图8，在支撑结构102的侧壁形成下电极104，下电极104电连接导电层110。
41.下电极104可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，下电极104采用氮化钛材料。
42.参考图7，在支撑结构102顶部和侧壁以及电容开口103底部形成顶导电层114。
43.具体地，采用原子层沉积工艺或化学气相沉积的方法形成顶导电层114，在本实施例中，采用原子层沉积工艺的方式形成顶导电层114，采用原子层沉积工艺形成的顶导电层114具有良好的覆盖性；在其他实施例中，例如，可以采用500℃或600℃下进行化学气相沉积的方法形成顶导电层。需要说明是的，上述采用化学气相沉积的具体温度参数的举例说明，仅便于本领域技术人员的理解，并不构成对本方案的限定，在实际应用中只要符合上述范围中的参数都应落入本发明的保护范围中。
44.参考图8，区域位于支撑结构102顶部以及电容开口103底部的顶导电层114，形成
于支撑结构102侧壁的下电极104。
45.具体地，去除位于支撑结构102顶部的顶导电层114的方式包括化学机械研磨。采用化学机械研磨的方式去除支撑结构的顶导电层114，流程简单且成本低廉，可以有效提高电容结构的制造效率。需要说明的是，在其他实施例中，也可以通过刻蚀的方式对顶导电层进行平坦化处理。
46.参考图9，形成覆盖支撑结构102顶部、下电极104侧壁和电容开口103底部的电容介质层105。
47.电容介质层105为高介电常数材料，例如hf、la、ti和zr等高介电常数的元素或其氧化物，也可以采用si和n的掺杂剂。具体地，采用原子层沉积工艺或化学气相沉积的方法形成电容介质层105，在本实施例中，采用原子层沉积工艺的方式形成电容介质层105，采用原子层沉积工艺形成的电容介质层105具有良好的覆盖性；在其他实施例中，例如，可以采用500℃或600℃下进行化学气相沉积的方法形成电容介质层。需要说明是的，上述采用化学气相沉积的具体温度参数的举例说明，仅便于本领域技术人员的理解，并不构成对本方案的限定，在实际应用中只要符合上述范围中的参数都应落入本发明的保护范围中。
48.参考图10～图11，形成覆盖电容介质层105的上电极，下电极104、电容介质层105和上电极共同构成电容结构107。
49.具体地，形成覆盖电容介质层的上电极的步骤包括：
50.参考图10，形成覆盖电容介质层105的第一导电层106。
51.第一导电层106可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，第一导电层106采用氮化钛材料。
52.具体地，采用原子层沉积工艺或化学气相沉积的方法形成第一导电层106，在本实施例中，采用原子层沉积工艺的方式形成第一导电层106，采用原子层沉积工艺形成的第一导电层106具有良好的覆盖性；在其他实施例中，例如，可以采用500℃或600℃下进行化学气相沉积的方法形成第一导电层106。需要说明是的，上述采用化学气相沉积的具体温度参数的举例说明，仅便于本领域技术人员的理解，并不构成对本方案的限定，在实际应用中只要符合上述范围中的参数都应落入本发明的保护范围中。
53.参考图11，形成填充第一导电层106之间间隙的第二导电层108。其中，第二导电层108顶部表面与位于支撑结构102上的第一导电层106的顶部表面平行，且第二导电层108顶部表面的高度高于位于支撑结构102上的第一导电层106顶部表面的高度。
54.具体地，形成填充第一导电层106之间间隙的第二导电膜(未图示)，第二导电膜顶部表面的高度高于第一导电层106顶部表面的高度；对第二导电膜(未图示)顶部表面进行化学机械研磨处理，以形成第二导电层108。
55.采用化学机械研磨的方式形成第二导电层108，流程简单且成本低廉，可以有效提高半导体结构的制造效率。需要说明的是，在其他实施例中，也可以通过刻蚀第二导电膜以形成第二导电层。通过填充第一导电层106之间的空隙，已将分立的电容结构107构成一个整体。
56.与现有技术形成双面电容的方式相比，本发明实施例通过在半导体基底上先形成稳定的支撑结构，基于稳定的支撑结构形成柱状结构的电容结构；由于具有稳定的支撑结构，形成的柱状电容的高度相比于双面电容有极大的提高，即柱状电容具有更大的深宽比；
且在形成柱状电容的过程中，不需要刻蚀形成高深宽比的电容孔，工艺步骤更加简单，节约成本；由于不需要刻蚀形成高深宽比的电容孔，还保证了形成的电容结构的稳定性；另外，柱状电容相比于双面电容，避免了双面电容的内层电容存在典型不稳定的情况，从而提高了半导体结构的良率。
57.上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
58.本发明第二实施例涉及一种半导体结构的形成方法，与第一实施例不同的是，本实施例为了保证下电极与导电层的电连接的稳定性，通过设置底部导电层以增大下电极与导电层电连接的面积，另外，接触面积大，使得接触电阻小，还可以降低晶体管的信号延迟。
59.图12至图19为本发明实施例提供的半导体结构的形成方法各步骤对应的流程示意图，下面对本实施例的半导体结构的形成方法进行具体说明。
60.参考图12，与第一实施例相比，本实施例在形成支撑层101之前，还包括：在半导体基底上形成底部导电层200，底部导电层200电连接导电层110。
61.在形成支撑结构102之前，在半导体基底100顶部表面形成底部导电层200，形成支撑结构102之后，底部导电层200还位于支撑结构102底部，以增大后续形成的下电极104与导电层110的接触面积，保证形成的下电极104与导电层110之间的电连接的稳定性。
62.参考图13和图14，在底部导电层200上能形成分立排布的支撑结构102。本发明实施例给出了两种支撑结构102的位置，具体如下：
63.方式一：参考图13，支撑结构102位于底部导电层200上，且支撑结构102在半导体基底100上的投影完全覆盖导电层110在半导体基底100上的投影。
64.方式二：参考图14，支撑结构102位于底部导电层200上，且支撑结构102在半导体基底100上的投影和导电层110在半导体基底100上的投影存在不重叠区域，即第一实施例中支撑结构102与导电层110的位置关系。
65.参考图15～18本发明实施例以方式一的支撑结构102的位置为例进行后续电容结构的形成过程。
66.具体地，参考图15和图16，形成下电极104。在支撑结构102的侧壁形成下电极104，下电极104电连接底部导电层200。形成下电极104之后，且形成电容介质层105前，还包括：刻蚀去除电容开口103底部暴露出的底部导电层200。
67.参考图17，形成覆盖支撑结构102顶部、下电极104侧壁和电容开口103底部的电容介质层105。
68.参考图18～图19，形成覆盖电容介质层105的上电极，下电极104、电容介质层105和上电极共同构成电容结构107。
69.具体地，形成覆盖电容介质层的上电极的步骤包括：
70.参考图18，形成覆盖电容介质层105的第一导电层106。
71.参考图19，形成填充第一导电层106之间间隙的第二导电层108。其中，第二导电层108顶部表面与位于支撑结构102上的第一导电层106的顶部表面平行，且第二导电层108顶部表面的高度高于位于支撑结构102上的第一导电层106顶部表面的高度。
72.在形成支撑结构之前，在半导体基底顶部表面形成底部导电层，形成支撑结构之后，导电层还位于支撑结构底部，以增大后续形成的下电极与导电层的接触面积，保证形成的下电极与导电层之间的电连接的稳定性。
73.与现有技术形成双面电容的方式相比，本发明实施例通过在半导体基底上先形成稳定的支撑结构，基于稳定的支撑结构形成柱状结构的电容结构；由于具有稳定的支撑结构，形成的柱状电容的高度相比于双面电容有极大的提高，即柱状电容具有更大的深宽比；且在形成柱状电容的过程中，不需要刻蚀形成高深宽比的电容孔，工艺步骤更加简单，节约成本；由于不需要刻蚀形成高深宽比的电容孔，还保证了形成的电容结构的稳定性；另外，柱状电容相比于双面电容，避免了双面电容的内层电容存在典型不稳定的情况，从而提高了半导体结构的良率。
74.为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的结构。由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。
75.上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
76.本发明第三实施例涉及一种半导体结构。
77.参考图11和图19，以下将结合附图对本实施例提供的半导体结构进行详细说明，与第一实施例和第二实施例相同或相应的部分，以下将不做详细赘述。
78.半导体结构包括：半导体基底100，半导体基底100中至少包括分立的导电层110；多个分立的支撑结构102，位于半导体基底100上；以及通过支撑结构102支撑的电容结构107，电容结构107包括：下电极104，位于支撑结构102的侧壁，且电连接导电层110；电容介质层105，位于支撑结构102顶部、下电极104侧壁和支撑结构102之间的间隙底部；上电极，位于电容介质层105上。
79.分立的导电层110在半导体基底100中排布方式如图2所示，导电层110即dram结构中的电容接触垫(landing pad),导电层110呈六方排布，用于电连接dram的阵列晶体管。
80.本实施例提供的支撑结构102可以通过堆叠结构的方式实现，以堆叠结构形成支撑结构102的高度更高，即后续形成的电容结构107具有更高的深宽比。在其他实施例中，支撑结构102也可以采用单层结构实现。
81.具体地，支撑结构102之间的间隙至少暴露出每个分立的导电层110的部分顶部表面；下电极104用于连接暴露出的分立的导电层110的顶部表面。
82.电容结构107包括：下电极104，位于支撑结构102的侧壁，且电连接导电层110；电容介质层105，位于支撑结构102顶部、下电极104侧壁和支撑结构102之间的间隙底部；上电极，位于电容介质层105上。
83.下电极104和上电极可以为一种导电材料或者由多种导电材料构成，例如掺杂多
晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，下电极104和上电极采用氮化钛材料。电容介质层105为高介电常数材料，例如hf、la、ti和zr等高介电常数的元素或其氧化物，也可以采用si和n的掺杂剂。
84.在本实施例中，上电极包括：第一导电层106和第二导电层108，第一导电层106位于电容介质层105上，第二导电层108填充第一导电层106之间间隙，且第二导电层108顶部表面的高度高于位于支撑结构102上的第一导电层顶部表面的高度。
85.在一个例子中，参考图19，半导体结构还包括：底部导电层200，位于半导体基底100和支撑结构102之间，用于电连接导电层110和下电极104。通过设置底部导电层200以增大下电极104与导电层110电连接的面积，从而，保证形成的下电极104与导电层110之间的电连接的稳定性。
86.与双面电容的电容结构相比，柱状电容的电容结构基于稳定的支撑结构形成；由于具有稳定的支撑结构，柱状电容的高度相比于双面电容有极大的提高，即柱状电容具有更大的深宽比；且形成柱状电容的工艺步骤更加简单，节约成本；由于不需要刻蚀形成高深宽比的电容孔，还保证了形成的柱状电容的电容结构的稳定性；另外，柱状电容相比于双面电容，避免了双面电容的内层电容存在典型不稳定的情况，从而提高了半导体结构的良率。
87.为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的结构。由于第一实施例和第二实施例与本实施例相互对应，因此本实施例可与第一实施例和第二实施例互相配合实施。第一实施例和第二实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例和第二实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例和第二实施例中。
88.本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。