半导体结构及其制作方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。


背景技术：

2.动态存储器的发展追求高速度，高集成密度，低功耗等。随着半导体器件结构尺寸的微缩，尤其是在关键尺寸小于20nm的dram制造过程中，位线的材质、形貌、尺寸以及电性等各方面有了更高的要求。
3.随着工艺流程中位线关键尺寸的缩小，根据产品需求关键尺寸甚至可能小于10nm，因此，很容易出现位线稳定性较差的问题。


技术实现要素：

4.本发明提供一种半导体结构及其制作方法，以增强位线的稳定性。
5.根据本发明的第一个方面，提供了一种半导体结构，包括：
6.衬底，衬底上设置有凹槽；
7.位线，位线的一端设置在衬底上，且位线的底部位于凹槽内；
8.第一隔离层，第一隔离层至少部分设置在位线的侧壁上，且第一隔离层与位线直接接触；
9.其中，凹槽内均填充有第一隔离层。
10.在本发明的一个实施例中，第一隔离层包括：
11.第一侧壁隔离段，第一侧壁隔离段设置在位线的侧壁上，且填充凹槽；
12.第一水平隔离段，第一水平隔离段设置在衬底上，且位于凹槽的外侧。
13.在本发明的一个实施例中，位线包括：
14.位线接触部，位线接触部设置在凹槽上；
15.位线金属部，位线金属部与位线接触部远离衬底的一端相连接；
16.绝缘部，绝缘部与位线金属部远离位线接触部的一端相连接；
17.其中，第一水平隔离段不高于位线金属部的底端。
18.在本发明的一个实施例中，半导体结构还包括：
19.第二隔离层，第二隔离层至少部分设置在第一隔离层远离位线的一侧；
20.其中，第一隔离层和第二隔离层为不同的材料层。
21.在本发明的一个实施例中，半导体结构还包括：
22.第三隔离层，第三隔离层至少部分设置在第二隔离层远离第一隔离层的一侧；
23.其中，第二隔离层和第三隔离层为不同的材料层。
24.根据本发明的第二个方面，提供了一种半导体结构制作方法，包括：
25.提供具有凹槽的衬底；
26.在衬底上形成位线，并使得位线的底部位于凹槽内；
27.在位线的侧壁上形成第一隔离层，并使得第一隔离层填满凹槽。
28.在本发明的一个实施例中，形成第一隔离层，包括：
29.使第一绝缘材料填满凹槽，并覆盖衬底和位线的侧壁；
30.侧向蚀刻第一绝缘材料，以形成第一隔离层；
31.其中，第一隔离层包括第一侧壁隔离段和第一水平隔离段，第一侧壁隔离段设置在位线的侧壁上，且填充凹槽，第一水平隔离段设置在衬底上，且位于凹槽的外侧。
32.在本发明的一个实施例中，半导体结构制作方法，还包括：
33.在第一隔离层远离位线的一侧形成第二隔离层；
34.其中，第一隔离层和第二隔离层为不同的材料层。
35.在本发明的一个实施例中，形成第二隔离层，包括：
36.使第二绝缘材料完全覆盖第一隔离层；
37.蚀刻第二绝缘材料，并露出第一隔离层的第一水平隔离段，以形成第二隔离层。
38.在本发明的一个实施例中，半导体结构制作方法，还包括：
39.在第二隔离层远离第一隔离层的一侧形成第三隔离层；
40.其中，第二隔离层和第三隔离层为不同的材料层。
41.本发明的半导体结构通过将位线的底部设置在凹槽内，且用于隔离位线的第一隔离层填充在凹槽内，并将凹槽填充满，即在位线的底部形成了可靠的绝缘结构，以此提高位线的稳定性。
附图说明
42.通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
43.图1是根据一示例性实施方式示出的一种半导体结构制作方法的流程示意图；
44.图2是根据一示例性实施方式示出的一种半导体结构制作方法形成位线后的结构示意图；
45.图3是根据一示例性实施方式示出的一种半导体结构制作方法形成第一绝缘材料后的结构示意图；
46.图4是根据一示例性实施方式示出的一种半导体结构制作方法形成第一隔离层后的结构示意图；
47.图5是根据一示例性实施方式示出的一种半导体结构制作方法形成第二绝缘材料后的结构示意图；
48.图6是根据一示例性实施方式示出的一种半导体结构制作方法形成第二隔离层后的结构示意图；
49.图7是根据一示例性实施方式示出的一种半导体结构制作方法形成第三隔离层后的结构示意图。
50.附图标记说明如下：
51.10、衬底；11、凹槽；12、基板；13、绝缘隔离部；14、绝缘部；20、位线；21、位线接触部；22、位线金属部；23、绝缘部；30、第一隔离层；31、第一侧壁隔离段；32、第一水平隔离段；33、第一绝缘材料；40、第二隔离层；41、第二绝缘材料；50、第三隔离层；51、第二侧壁隔离
段；52、第二水平隔离段；53、第三绝缘材料。
具体实施方式
52.体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
53.在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
54.本发明的一个实施例提供了一种半导体结构，请参考图2至图7，半导体结构包括：衬底10，衬底10上设置有凹槽11；位线20，位线20的一端设置在衬底10上，且位线20的底部位于凹槽11内；第一隔离层30，第一隔离层30至少部分设置在位线20的侧壁上，且第一隔离层30与位线20直接接触；其中，凹槽11内均填充有第一隔离层30。
55.本发明一个实施例的半导体结构通过将位线20的底部设置在凹槽11内，且用于隔离位线20的第一隔离层30填充在凹槽11内，并将凹槽11填充满，即在位线20的底部形成了可靠的绝缘结构，以此提高位线20的稳定性。
56.具体的，位线20的底端位于凹槽11内，即在位线20的侧壁与凹槽11的侧壁形成间隙，结合图2可以看出，在位线20的两侧均具有间隙，在间隙内填充满第一隔离层30后，形成的绝缘结构类似双肾结构，凹槽11内填充的材料与形成第一隔离层30的材料相一致，即在形成第一隔离层30的过程中进行凹槽11的填充。
57.需要说明的是，位线20的底端位于凹槽11的中部，即位线20的周向侧壁与凹槽11的侧壁之间均形成有间隙，第一隔离层30包裹位线20，位线20的顶部可以覆盖有第一隔离层30，当然也可以不覆盖有第一隔离层30。
58.由于凹槽11的存在，且第一隔离层30填充满凹槽11，由于凹槽11内填充的第一隔离层30，可以使得位线20更加稳定，即位线20的基底较大，且深度较大，稳定性较强。
59.在一个实施例中，衬底10可以包括半导体衬底。半导体衬底可以由含硅材料形成。半导体衬底可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
60.具体的，结合图2，衬底10包括基板12、绝缘隔离部13以及绝缘部14，绝缘隔离部13设置在衬底10上，且部分位于衬底10内，绝缘部14位于绝缘隔离部13上。其中，基板12可以是由含硅材料形成，例如基板12可以为硅。绝缘隔离部13可以由包括氧化硅、氮化硅或其组合的材料形成，例如绝缘隔离部13可以为二氧化硅。而绝缘部14可以由包括氮化硅的材料形成，例如可以为氮化硅。
61.在一个实施例中，如图2所示，半导体结构包括多个间隔设置的位线20，且多个位线20间隔设置，部分的位线20可以直接设置在衬底10上，即可以不设置于凹槽11内。
62.在一个实施例中，第一隔离层30包括：第一侧壁隔离段31，第一侧壁隔离段31设置在位线20的侧壁上，且填充凹槽11；第一水平隔离段32，第一水平隔离段32设置在衬底10上，且位于凹槽11的外侧。
63.结合图4进行说明，第一侧壁隔离段31包裹于位线20的侧壁上，即第一侧壁隔离段31填充满凹槽11，而第一水平隔离段32设置在衬底10的上表面，以此在衬底10的上表面形成绝缘层，第一水平隔离段32可以实现对位线20的支撑，以此避免位线20出现变形倾倒。
64.在一个实施例中，第一隔离层30可以覆盖位线20的顶部。
65.在一个实施例中，位线20包括：位线接触部21，位线接触部21设置在凹槽11上；位线金属部22，位线金属部22与位线接触部21远离衬底10的一端相连接；绝缘部23，绝缘部23与位线金属部22远离位线接触部21的一端相连接；其中，第一水平隔离段32不高于位线金属部22的底端，以此保证位线20的工作性能。
66.具体的，结合图2和图4进行说明，位线接触部21与衬底10相连接，即位线接触部21与凹槽的底壁相连接，且位线接触部21的底部位于凹槽11内，位线接触部21可以由含硅材料制成。位线接触部21可以包括多晶硅、掺杂的多晶硅、外延硅或掺杂的外延硅，例如，位线接触部21可以为多晶硅。
67.位线金属部22连接于位线接触部21上，位线金属部22可以包括氮化钨(wn)、氮化钼(mon)、氮化钛(tin)、氮化钽(tan)、氮化钛硅(tisin)，氮化钽硅(tasin)或钨(w)中的至少一种。
68.例如，在一些实施例中，位线金属部22包括氮化钛(tin)和钨(w)，氮化钛(tin)与位线接触部21相连接，而钨(w)与绝缘部23相连接，如图2中位线金属部22包括的下层材料(氮化钛)和上层材料(钨)。
69.绝缘部23连接于位线金属部22上，绝缘部23可以由包括氧化硅、氮化硅或其组合的材料形成，例如，绝缘部23可以为氮化硅。
70.在一些实施例中，绝缘部23为氮化硅，此时，第一隔离层30可以是氮化硅或氧化硅。
71.在一个实施例中，第一水平隔离段32的厚度为10nm～80nm，以此保证位线20的结构稳定性，不会由于后续工艺过程对其造成影响，避免位线20出现弯曲或者倒塌。
72.在一个实施例中，第一侧壁隔离段31的厚度大于1nm。
73.在一个实施例中，半导体结构还包括：第二隔离层40，第二隔离层40至少部分设置在第一隔离层30远离位线20的一侧；其中，第一隔离层30和第二隔离层40为不同的材料层。
74.结合图6进行说明，第二隔离层40覆盖第一隔离层30，以在位线20的侧壁上形成两种不同材料的绝缘层，从而确保寄生电容小，耦合效应小。
75.在一些实施例中，第一隔离层30可以由包括氧化硅、氮化硅或其组合的材料形成，而第二隔离层40可以由包括氧化硅、氮化硅或其组合的材料形成。
76.例如，在一些实施例中，第一隔离层30为氮化硅，第二隔离层40为氧化硅。
77.在一些实施例中，第一隔离层30为氧化硅，第二隔离层40为氮化硅。
78.在一个实施例中，如图7所示，半导体结构还包括：第三隔离层50，第三隔离层50至少部分设置在第二隔离层40远离第一隔离层30的一侧；其中，第二隔离层40和第三隔离层50为不同的材料层，第三隔离层50的设置进一步增强了位线20的外部绝缘性能。
79.在一些实施例中，第一隔离层30可以由包括氧化硅、氮化硅或其组合的材料形成，而第二隔离层40可以由包括氧化硅、氮化硅或其组合的材料形成，第三隔离层50可以由包括氧化硅、氮化硅或其组合的材料形成。
80.例如，在一些实施例中，第一隔离层30为氮化硅，第二隔离层40为氧化硅，第三隔离层50为氮化硅。其中，氮化硅-氧化硅-氮化硅的non层结构作为低k介电材质结构是最优的绝缘之一，由于其绝缘性能良好，介电常数较低作为一种常见的绝缘结构应用于半导体制造工艺中，可以满足半导体日益严苛的低k需求。
81.在一些实施例中，第一隔离层30为氧化硅，第二隔离层40为氮化硅，第三隔离层50为氧化硅。
82.在一个实施例中，第一隔离层30与第三隔离层50均为氮化硅，第二隔离层40为氧化硅，且绝缘部23为氮化硅。
83.在一个实施例中，第二隔离层40的部分位于位线20的顶部，第三隔离层50完全覆盖第二隔离层40。
84.具体的，结合图7进行说明，位线20的侧壁上包括由内向外的第一隔离层30、第二隔离层40以及第三隔离层50，而位线20的顶部可以包括第二隔离层40和第三隔离层50，当绝缘部23与第一隔离层30的材料相一致时，此时位线20的外表面整体都包括三层隔离层。
85.当然，也不排除第一隔离层30设置在位线20的顶部，此处不做限定，可以根据实际需求进行相应的选择。
86.在一个实施例中，第三隔离层50包括：第二侧壁隔离段51，第二侧壁隔离段51设置在第二隔离层40的侧壁上；第二水平隔离段52，第二水平隔离段52设置在第一隔离层30远离衬底10的一侧。
87.具体的，结合图4和图7进行说明，第一隔离层30的第一侧壁隔离段31、第二隔离层40以及第二侧壁隔离段51由位线20的侧壁从内向外依次设置，而第二隔离层40仅包裹位线20的外表面，即第三隔离层50的第二水平隔离段52与第一隔离层30的第一水平隔离段32直接接触。
88.当然，在一些实施例中，第二水平隔离段52与第一水平隔离段32之间也可以设置有第二隔离层40。
89.本发明的一个实施例还提供了一种半导体结构制作方法，请参考图1，半导体结构制作方法包括：
90.s101，提供具有凹槽11的衬底10；
91.s103，在衬底10上形成位线20，并使得位线20的底部位于凹槽11内；
92.s105，在位线20的侧壁上形成第一隔离层30，并使得第一隔离层30填满凹槽11。
93.本发明一个实施例的半导体结构制作方法通过将位线20的一端形成于凹槽11内，且在位线20的侧壁上形成第一隔离层30，并使得第一隔离层30填充满凹槽11，从而可以有效防止位线20的漏电现象，且位于凹槽11内部的第一隔离层30还可以实现对位线20的有效支撑，保证后续工序中位线20不会出现扭曲和倒塌。
94.需要说明的是，衬底10上凹槽11的形成方法此处不做限定，可以采用相关技术中的成型方法，例如采用蚀刻方式形成凹槽11。相应的，位线20的形成方法也不做限定，可以采用相关技术中的成型方法。本实施例重点突出在形成第一隔离层30的过程中，对凹槽11
进行填充。
95.在一个实施例中，形成第一隔离层30，包括：使第一绝缘材料33填满凹槽11，并覆盖衬底10和位线20的侧壁；侧向蚀刻第一绝缘材料33，以形成第一隔离层30；其中，第一隔离层30包括第一侧壁隔离段31和第一水平隔离段32，第一侧壁隔离段31设置在位线20的侧壁上，且填充凹槽11，第一水平隔离段32设置在衬底10上，且位于凹槽11的外侧，第一水平隔离段32的厚度为10nm～80nm。
96.如图2所示，在衬底10的凹槽11内形成位线20，在图2的基础上，第一绝缘材料33(实际上是绝缘层结构)采用化学气相沉积(chemical vapor deposition，cvd)工艺或原子层沉积(atomic layer deposition，ald)工艺形成，如图3所示。上是方式形成可以保证后续形成第一隔离层30的均一性和致密性。
97.具体的，首先在位线20的底部，即凹槽11内采用化学气相沉积工艺或原子层沉积工艺填充满第一绝缘材料33，继续采用化学气相沉积工艺或原子层沉积工艺，以在位线20的侧壁覆盖满第一绝缘材料33，可以保证位线20足够稳固，且第一绝缘材料33覆盖衬底10的上表面。
98.在形成图3所示的结构之后，采用干法蚀刻工艺或者蒸气湿法蚀刻工艺对第一绝缘材料33进行侧向蚀刻，使第一绝缘材料33的侧壁达到需要的厚度(即形成第一侧壁隔离段31)，并保证底部有足够的厚度使位线20不会有倾斜或倒塌的风险(即形成的第一水平隔离段32的厚度为10nm～80nm)，如图4所示。
99.在一个实施例中，第一绝缘材料33可以为氮化硅。
100.需要说明的是，干法蚀刻可以采用等离子体氧化硅干法蚀刻设备，其中，干法蚀刻配方采用含氟气体进行蚀刻，等离子体发生器的射频功率足够大(一般在300w～2000w或者300～2000v)，等离子体加速的射频功率足够的小(一般小于500w或者500v)，腔体的压力足够的大(大于5毫托)，保证蚀刻的过程中对底部第一绝缘材料33(例如氮化硅)消耗足够少，且保证侧壁第一绝缘材料33消耗的可控性。
101.相应的，湿法蚀刻可以采用蒸汽湿法蚀刻的方式进行，在湿法蚀刻进行的过程中，也需保证对底部第一绝缘材料33(例如氮化硅)消耗足够少，且保证侧壁第一绝缘材料33消耗的可控性。
102.此外，第一侧壁隔离段31的厚度通过干法蚀刻或者湿法蚀刻控制，保证侧壁厚度大于1nm，其中干法蚀刻可以通过蚀刻时间、压力、功率、温度、气体比例等方法控制，湿法蚀刻可以通过湿法蚀刻的时间、温度、蒸汽压力、化学剂量的配比进行控制。
103.在一个实施例中，半导体结构制作方法，还包括：在第一隔离层30远离位线20的一侧形成第二隔离层40；其中，第一隔离层30和第二隔离层40为不同的材料层。
104.在一个实施例中，形成第二隔离层40，包括：使第二绝缘材料41完全覆盖第一隔离层30；蚀刻第二绝缘材料41，并露出第一隔离层30的第一水平隔离段32，以形成第二隔离层40。
105.具体的，在图4的基础上，第二绝缘材料41(实际上是绝缘层结构)采用化学气相沉积工艺或原子层沉积工艺形成，如图5所示。
106.采用干法蚀刻工艺或者蒸气湿法蚀刻工艺对第二绝缘材料41的底部进行蚀刻，并完全清除底部第二绝缘材料41，以露出第一隔离层30，如图6所示。
107.在一个实施例中，第二绝缘材料41可以为氧化硅。
108.在一个实施例中，半导体结构制作方法，还包括：在第二隔离层40远离第一隔离层30的一侧形成第三隔离层50；其中，第二隔离层40和第三隔离层50为不同的材料层。
109.在一个实施例中，形成第三隔离层50，包括：使第三绝缘材料53完全覆盖第二隔离层40的端部、第二隔离层40的侧壁以及第一隔离层30的第一水平隔离段32，以形成第三隔离层50。
110.具体的，在图6的基础上，第三绝缘材料53(实际上是绝缘层结构)采用化学气相沉积工艺或原子层沉积工艺形成，如图7所示的第三隔离层50。
111.在一个实施例中，第三绝缘材料53可以为氮化硅。
112.在一个实施例中，半导体结构制作方法可用于制备上述的半导体结构。
113.本发明的半导体结构制作方法可针对在位线尺寸小于20nm的制程过程中，位线结构在湿法清洗的过程中易发生弯曲或者倒塌这一问题点进行优化，提出一种有效、实用的制造流程，通过改变位线绝缘材质的厚度增加位线结构的稳定性，从而减少位线扭曲、倒塌的风险，同时形成一种氮化硅-氧化硅-氮化硅的稳定结构，减少dram电路形成之后耦合寄生电容的形成。
114.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由前面的权利要求指出。
115.应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。