与电子存储器设备相关的改进的制作方法

1.本发明涉及电子存储器设备，特别是涉及利用浮动栅极存储电荷并由此存储数据的电子存储器设备。


背景技术：

2.在现代，社会越来越依赖于以不断加快的速度访问、操作和存储日益庞大量的数据。事实上，以高速访问大量稳健存储的数据的能力在许多行业中都是至关重要的，并且对于个人而言，例如在访问互联网等时，是非常需要的。获取信息可以促进选择的自由度、提高效率、驱动创新和经济发展，并且可以总体上引起生活质量的改善。
3.存储器设备通常是基于半导体的集成电路，供计算机或其他电子设备使用。有许多不同类型的存储器，包括随机存取存储器(ram)、只读存储器(rom)、非易失性浮动栅极nor/nand闪速存储器和动态随机存取存储器(dram)。
4.闪速存储器是半导体设备，它利用选择性地存储电荷的电隔离的浮动栅极。常规的闪速存储器单元包括半导体衬底(通常是硅)，该衬底被掺杂以形成分离的源极和漏极端子。还提供控制栅极端子，在控制栅极与衬底之间设置有电隔离的浮动栅极。施加到控制栅极的电压在幅度上大于阈值电压，使得电流能够沿着源极与漏极端子之间的半导体衬底中的导电沟道(也称为反型层)流动。
5.如果电荷位于浮动栅极内，则浮动栅极将控制栅与沟道部分屏蔽，从而增加阈值电压的幅度，即电流流动通过沟道所需的控制栅处的电压。因此，该设备存在至少两种状态，一种状态是电荷保持在浮动栅极中，因此该设备具有第一阈值电压；另一种状态是电荷不保持在浮动栅极中，因此该器件具有第二较低的阈值电压。可以通过向控制栅极施加中间电压(即位于第一阈值电压与第二阈值电压之间的电压)以及感测沟道内的电流来确定状态。这两种状态可以看作是位，因此浮动栅极中电荷的存在或不存在可以为设备提供存储功能。
6.由于浮动栅极的电隔离(其通常通过在沟道与浮动栅极之间放置氧化层以及在控制栅极与浮动栅极之间放置氧化层来实现)，电荷可以保持在浮动栅极内极长时间而不会有电荷被从浮动栅极移除的风险。因此，闪速存储器是一种非易失性形式的存储器，其允许稳健的数据存储。
7.闪速存储器设备可被配置为增强模式设备或耗尽模式设备。在增强模式设备中，通过向设备施加栅极电压来感应导电沟道，而耗尽模式设备已经具有现有的导电沟道，该现有的导电沟道可以通过施加栅极电压而不导电。因此，增强模式设备在没有施加栅极电压时保持绝缘状态，而耗尽模式设备在没有施加栅极电压时是导电的，因此有益的应用较少。优选增强模式设备以启用阵列中的单个位寻址。
8.还优选响应于施加的栅极电压而最大化沟道导电性的增强，以降低操作存储器设备所需的电压。通常，这是通过横向地对沟道进行空间掺杂来实现的，以便降低沟道的固有导电性(即在施加栅极电压之前)。然而，横向地对沟道进行空间掺杂在技术上具有挑战性。
9.现在已经设计出克服或大致减轻与现有技术相关联的上述和/或其他缺点的存储器单元。


技术实现要素：

10.根据本发明的第一方面，提供了一种用于存储一个或更多个信息位的存储器单元，该存储器单元包括半导体衬底，在该半导体衬底上设置有源极端子、漏极端子和在该源极端子与漏极端子之间延伸的沟道，该存储器单元还包括控制栅极和浮动栅极，该浮动栅极设置在控制栅极与沟道之间，并且该浮动栅极通过电荷势垒与控制栅极和沟道电隔离，且该浮动栅极被配置成使得在写入操作和擦除操作中，电荷载流子能够选择性地通过进入和离开该浮动栅极，以提供该浮动栅极的至少第一占用状态和第二占用状态，沟道被布置成提供要施加在控制栅极与衬底之间的最小阈值电压，以将电荷载流子从衬底引入沟道中从而使该沟道导电，该最小阈值电压取决于该浮动栅极的占用状态，使得可以在控制栅极与衬底之间施加读取电压，该读取电压将针对该浮动栅极的第一占用状态提供导电沟道，并且针对该浮动栅极的第二占用状态提供非导电沟道。
11.根据本发明的存储器单元是有利的，主要是因为存储器单元被布置成提供要施加在控制栅极与衬底之间最小阈值电压，以将电荷载流子从衬底引入沟道中从而使沟道导电。这使得沟道能够在零施加电压下不导电，而无需横向空间掺杂，因此这能够实现阵列中的单元的单个位寻址。
12.存储器单元可以在沟道与半导体衬底之间的界面处具有异质结，其中，电荷载流子可以驻留在沟道的导带中的最低能级具有比半导体衬底的价带更高的能量。因此，沟道在没有施加的电场的情况下可能未被电荷载流子占用。
13.沟道可以包括阱。阱可以包括电荷载流子可以进入或离开的一种或更多种内部状态。该一种或更多种内部状态可以是受限内部状态。该一种或更多种受限内部状态可以是离散的能级。可以通过适当选择大块半导体材料来形成阱。例如，阱可以由具有刻意更高的镓(ga)成分的砷化铟镓(ingaas)形成。
14.沟道可以包括量子阱。量子阱可以具有用于将电荷载流子容纳到沟道中的离散的内部能级。量子阱可以限定在电荷势垒与半导体衬底之间。沟道的量子阱可以由限定沟道的半导体层形成，该半导体层可以足够薄以致电荷载流子的能级被量子化。
15.量子阱可以由具有偏移的导带和/或价带的沟道形成，以在沟道与电荷势垒之间和/或沟道与半导体衬底之间的界面处形成异质结。沟道的偏移的导带和/或价带可以通过为相邻层选择不同的半导体来实现，从而在导带和/或价带中限定量子阱。即，沟道的偏移的导带和/或价带可以通过如下方式来实现：用与用于形成电荷势垒和半导体衬底的一个或更多个半导体不同的半导体来形成沟道。在电荷势垒和/或半导体衬底包括多于一个半导体的情况下，沟道的偏移的导带和/或价带可以通过如下方式实现：用与在电荷势垒和/或半导体衬底的相邻层中使用的半导体不同的半导体来形成沟道。
16.因此，沟道可以由设置在两个宽带隙半导体之间的窄带隙半导体形成，从而提供异质结结构。即，沟道可以由窄带隙半导体形成并且电荷势垒和/或半导体衬底的相邻层可以由宽带隙半导体形成。“带隙”是指半导体的价带与导带之间的能隙。
17.沟道的半导体可以由提供相对于电荷势垒和半导体衬底所需的势垒电位的任何
半导体形成(例如所需的异质结)。在当前优选的实施方式中，半导体包括iii-v族半导体或iii-v族半导体的合金。例如，沟道可以包括如下化合物：在所述化合物中》50％的iii族原子是in并且》50％的v族原子是n或as，诸如in
x
ga
1-x
as，其中衬底是gasb。
18.沟道与电荷势垒之间和/或沟道与衬底之间的异质结可以是ii型异质结或iii型异质结。沟道与衬底之间的异质结优选为iii型异质结，即断隙异质结，使得沟道的带隙不与衬底的带隙重叠，或者至少不与半导体衬底的相邻层重叠。然而，在零施加偏压下，沟道的最低内能级可能具有比衬底的价带更高的能量。
19.沟道可以包括一个或更多个量子点、量子线或量子阱。然而，由于常规的集成设备是分层形成的，并且存在提供具有平滑界面和极少缺陷的异质结的制造技术，因此量子阱的使用提供了单元之间的更小的可变性。
20.沟道的离散的能级可以对应于电荷载流子可以通过进入(和离开)的一种或更多种受限内部状态。在零施加偏压下，沟道的最低受限内部状态可以具有比半导体衬底的价带能量更高的能量。在零施加偏压下，沟道的最低受限内部状态可以具有比半导体衬底的费米能量更高的能量。因此，在零施加偏压下，沟道可以没有电荷载流子，即未被占用，因为电荷载流子将不会流动进入量子阱。也就是说，在零施加偏压下，量子阱，即沟道，可以是非导电的，即绝缘的。
21.在存储器单元上施加电场可以修改沟道的形式，和/或半导体衬底中的电荷载流子的能量，使得半导体衬底中的电荷载流子的透射系数增加。可以修改电势势垒的形状和/或幅度，例如电势势垒可以在施加的电场上变得倾斜。特别地，电势势垒的高度的增加或减少可以与其在施加的电场上的距离成比例。这种电场的施加通常称为杠杆电压。
22.响应于电场的施加，即施加的偏压，沟道的最低受限内部状态可以具有比半导体衬底的至少一部分的价带能量低的能量。因此，带电荷的载流子可以响应于电场的施加而从半导体衬底流动进入沟道。因此，沟道可以响应于电场的施加而变成被占用，即导电。带电荷的载流子可以通过隧穿从半导体衬底移动到沟道中。
23.电荷势垒中的至少一个可以是电荷俘获势垒，其使电荷载流子能够在使用中选择性地通过进入浮动栅极，以修改由存储器单元存储的一个或更多个信息位。浮动栅极一侧的电荷势垒可以是电荷俘获势垒，而浮动栅极另一侧的电荷势垒可以是不允许载流子从其通过的电荷阻挡势垒。在当前优选的实施方式中，电荷俘获势垒设置在沟道与浮动栅极之间，使得在施加写入电压时引入浮动栅极中的电荷载流子从衬底穿过通过沟道并进入浮动栅极。
24.电荷俘获势垒可以适于使电荷载流子在使用中能够选择性地通过进入浮动栅极，以修改由存储器单元存储的一个或更多个信息位。电荷俘获势垒可以适于响应于在存储器单元上施加电场而使电荷载流子能够选择性地通过进入浮动栅极。电荷俘获势垒可以具有使电荷载流子能够选择性地通过进入浮动栅极的任何形式。电荷俘获势垒可以包括如下至少一个电势势垒，该至少一个电势势垒可以例如通过控制电荷载流子的能量，和/或控制至少一个电势势垒的形状和/或幅度而使电荷载流子能够选择性地通过进入浮动栅极。可以通过使用量子力学效应使电荷载流子能够选择性地通过进入浮动栅极。特别地，电荷载流子的透射通过至少一个电势势垒的能量可小于至少一个电势势垒的高度。电荷载流子通过进入浮动栅极可以通过量子隧穿(也称为波机械隧穿)，因此电荷俘获势垒可以是量子隧穿
势垒。
25.电荷俘获势垒可包括如下至少一个电势势垒，该至少一个电势势垒具有谐振能量，该谐振能量小于使电荷载流子能够通过进入浮动栅极的电势势垒的高度。谐振能量处电荷载流子的透射系数可以表示相对于相邻能量处的透射系数的峰值。谐振能量处的透射系数可以比邻近能量处的透射系数大许多数量级。电荷载流子通过进入浮动栅极是可以通过谐振隧穿进行的，因此电荷俘获势垒可以是谐振隧穿势垒。
26.谐振隧穿能够实现快速的写入和擦除速度，诸如对于每次写入和/或擦除操作，小于10μs、小于1μs、小于500ns或小于100ns，例如在1ns的范围内。
27.电荷俘获势垒可以包括如下至少一个电势势垒，该至少一个电势势垒使得电荷载流子能够选择性地带间通过进入浮动栅极，例如在导带与价带之间。因此，电荷俘获势垒可以包括p-n结，例如重掺杂p-n结。然而，电荷俘获势垒优选地包括如下至少一个电势势垒，该至少一个电势势垒使电荷载流子能够选择性地带内通过进入浮动栅极，例如在导带内或价带内。电荷俘获势垒可以包括能量状态被量子化的至少一个电势势垒。这导致势垒内的态密度降低。因此，只允许填充某些能级。电荷俘获势垒可包括一个或更多个量子点、量子线或量子阱。
28.由于常规的集成设备是分层形成的，并且存在提供具有平滑界面和极少缺陷的异质结的制造技术，因此量子阱的使用提供了单元之间的更小的可变性。电荷俘获势垒和浮动栅极优选外延地形成，例如通过分子束外延(mbe)、液相外延(lpe)或化学气相沉积(cvd)等。
29.电荷载流子可以是电子或空穴。然而，在当前优选的实施方式中，电荷载流子是电子，并且电荷俘获势垒包括能够使电子带内通过进入浮动栅极的至少一个电势势垒。
30.在多个势垒布置中，电荷俘获势垒可以包括两个或更多个电势势垒。例如，电荷俘获势垒可以包括两个、三个、四个、五个或更多个电势势垒。在当前优选的实施方式中，电荷俘获势垒包括两个量子阱，限定三个势垒。
31.电荷俘获势垒可包括一个或更多个半导体。电荷俘获势垒可包括一个或更多个量子阱。该一个或更多个量子阱可以由一个或更多个半导体层形成，相邻层具有偏移的导带和/或价带以在那些相邻层之间的界面处形成异质结。半导体层的偏移的导带和/或价带可以通过为相邻层选择不同的半导体来实现，从而在导带和/或价带中限定一个或更多个量子阱。
32.每个量子阱因此可以由设置在两个宽带隙半导体之间的窄带隙半导体形成，从而提供异质结结构。“带隙”是指半导体的价带与导带之间的能隙。因此，电荷俘获势垒可以包括两个或更多个不同半导体的多个层，它们一起限定一个或更多个量子阱。
33.电荷俘获势垒中的多个半导体层可以由提供所需势垒电位(例如所需异质结，包括任何谐振能量)的任何半导体形成。半导体层可以在两个不同的半导体之间交替，例如在不同元素或化合物半导体之间交替。可替代地，半导体层可以包括半导体合金，在相邻或交替的层中具有不同比例的元素。
34.电荷俘获势垒的层可以具有在谐振能量处提供透射系数峰值的导带偏移和/或厚度。电荷俘获势垒的层可具有至少1.0ev、至少2.0ev或至少3.0ev的导带偏移。电荷俘获势垒可具有小于50nm、小于30nm或小于10nm的厚度。例如，对于非易失性存储器，电荷俘获势
垒的厚度可以在10nm至20nm的范围内，而对于半易失性存储器，电荷俘获势垒的厚度可以在5nm至15nm的范围内。
35.由于存储器单元通过使电荷载流子能够选择性地通过进入浮动栅极来修改由存储器单元存储的一个或更多个信息位，因此电荷俘获势垒可以具有足以提供期望的谐振隧穿势垒的厚度，而不会影响存储器单元的读操作灵敏度。电荷俘获势垒的厚度可以与电荷阻挡势垒的厚度大致相同。可替代地，电荷俘获势垒的厚度可大于电荷阻挡势垒的厚度。例如，电荷俘获势垒的厚度可以比电荷阻挡势垒的厚度大至少30％、50％、100％或500％。
36.电荷俘获势垒可以包括一种或更多种受限内部状态，电荷载流子可以例如通过量子隧穿而通过进入(和离开)该电荷俘获势垒。受限内部状态可以由量子点、量子线或量子阱中的任一者形成。因此，电荷俘获势垒可以被认为是“空心”势垒。相比之下，电荷阻挡势垒可以不包括电荷载流子可以通过进入的受限内部状态，使得电荷载流子可以不例如通过量子隧穿而通过进入电荷阻挡势垒。因此，电荷阻挡势垒可以被认为是“固体”势垒。
37.电荷俘获势垒的半导体可以是结晶固体，例如结晶无机固体。半导体可以具有高电子迁移率，以用于更快的操作。半导体可以具有宽带隙，以用于在较高温度和较低热噪声下操作。
38.在当前优选的实施方式中，半导体包括iii-v族半导体或iii-v族半导体的合金。半导体层可以是大致晶格匹配的以减少缺陷，并因此减少错误。多个层可以是大致晶格匹配的。电荷俘获势垒中的多个半导体层可以具有5％、1％或0.5％的最大晶格失配。
39.在当前优选的实施方式中，沟道由砷化铟镓(ingaas)形成。半导体衬底可以由任何合适的半导体形成，包括锑化铟(insb)、锑化铝铟(alinsb)、锑化镓(gasb)、砷化镓(gaas)和硅(si)。半导体衬底可以是与浮动栅极的材料相同或相似的材料。在当前优选的实施方式中，半导体衬底由锑化镓(gasb)层限定。尽管不是必需的，但源极端子和漏极端子可以是n掺杂或p掺杂的。
40.电荷俘获势垒的半导体可以包括氮化硼(bn)、磷化硼(bp)、砷化硼(bas)、氮化铝(aln)、磷化铝(alp)、砷化铝(alas)、锑化铝(alsb)、氮化镓(gan)、磷化镓(gap)、砷化镓(gaas)、锑化镓(gasb)、氮化铟(inn)、砷化铟(inas)和锑化铟(insb)。
41.电荷俘获势垒层的半导体可以包括半导体材料的合金，并且可以包括以下各者中的任一者：砷化铝镓(algaas)、砷化铟镓(ingaas)、磷化铟镓(ingap)、砷化铝铟(alias)、锑化铝铟(alinsb)、氮化砷化镓(gaasn)、磷化砷化镓(gaasp)、锑化砷化镓(gaassb)、氮化铝镓(algan)、磷化铝镓(algap)、氮化铟镓(ingan)、砷化铟锑(inassb)、锑化铟镓(ingasb)、磷化铝镓铟(algainp)、磷化砷化铝镓(algaasp)、磷化砷化铟镓(ingaasp)、锑砷化铟镓(ingaassb)、砷化铟磷化锑(inassbp)、磷化砷化铝铟(alinasp),氮化砷化铝镓(algaasn),氮化砷化铟镓(ingaasn),氮化砷化铟铝(inalasn),砷化镓氮化锑(gaassbn)、氮化砷化锑化镓铟(gainnassb)和砷化锑磷化镓(gainassbp)。
42.应当理解，在提及两种或更多种元素的合金时，合金的元素可以以任何相对比例存在。
43.iii-v族半导体的使用可提供高载流子迁移率以实现更快的操作和宽带隙以在更高的温度下操作且具有更低的热噪声。室温下的载流子迁移率可以是至少500cm2/vs、至少1,000cm2/vs、至少5,000cm2/vs、至少10,000cm2/vs或至少20,000cm2/vs。半导体可以包括
半导体材料的合金，该半导体材料的合金具有为每层提供期望的带隙和/或期望的晶格常数的选定元素的比例。
44.电荷俘获势垒中的一层或更多层半导体可包括窄带隙半导体，诸如砷化铟(inas)或锑化镓(gasb)。电荷俘获势垒中的一层或更多层半导体可以包括宽带隙半导体，诸如锑化铝镓(algasb)或砷化铝镓(algaas)。在当前优选的实施方式中，电荷俘获势垒可以由砷化铟(inas)和锑化铝镓(algasb)的层形成。这些iii-v族半导体具有非常高的导带偏移，并且几乎是晶格匹配的。电荷俘获势垒的层可具有至少1.0ev、至少2.0ev或至少3.0ev的导带偏移。电荷俘获势垒中的多层半导体可以具有5％、1％或0.5％的最大晶格失配。
45.在电荷俘获势垒上施加电场可以修改一个或更多个电势势垒的形式，以及/或者沟道和/或浮动栅极中的电荷载流子的能量，使得对于每个势垒电位，电荷载流子的透射系数在沟道或浮动栅极中增加。一个或更多个电势势垒的形状和/或幅度可以被修改，例如一个或更多个电势势垒可以变得在施加的电场上倾斜。特别地，一个或更多个电势势垒的高度的增加或减少可以与其在施加的电场上的距离成比例。这种电场的施加通常称为杠杆电压。
46.电荷俘获势垒可被建模为当在电荷俘获势垒施上加预确定的电场时提供电势势垒的谐振能量的大致对齐。在写入或擦除操作期间，预确定的电场可以是恒定的。可替代地，写入或擦除操作可以是多步骤过程，需要将多个不同的电场顺序地施加在电荷俘获势垒上，以使电荷载流子能够通过电荷俘获势垒。
47.存储器单元可以具有至少一个写入电压，当施加在控制栅极与源极之间时，该写入电压导致电荷载流子(例如电子)从半导体衬底流动进入沟道，穿过电荷俘获势垒，并进入浮动栅极。当去除电场时保留在浮动栅极内的电荷载流子的数量可以取决于浮动栅极的形式。存储器单元可以具有至少一个擦除电压，当施加在控制栅极与源极之间时，该擦除电压引起电荷载流子(例如电子)从浮动栅极流动通过电荷俘获势垒并进入沟道。在撤消至少一个擦除电压时，电荷载流子可以从沟道流动进入半导体衬底，使得沟道变得未被占用，即不导电。
48.在写操作或擦除操作期间，在电荷俘获势垒上施加的电势差可以显著低于将电荷载流子转移到浮动栅极中所需的常规电压。特别地，电位差可以小于7v、小于5v或小于3v。因此，电荷载流子可以具有低动能，并且在与电荷阻挡势垒碰撞时，可以使对势垒造成的损害比现有技术中已知的少得多。因此，相对于常规的闪速存储器，可以增加将数据写入存储器单元的次数。例如，存储器单元在其生命周期中可以允许大约106、10
10
、10
16
或更多个切换周期。
49.在没有施加写入电压的情况下，电荷俘获势垒可以适于防止电荷载流子进入浮动栅极。类似地，在没有施加擦除电压的情况下，电荷俘获势垒可以适于防止电荷载流子离开浮动栅极。电荷俘获势垒的厚度和/或高度可以在没有施加写入电压的情况下大致消除电子隧穿电荷俘获势垒从沟道到达浮栅的可能性，或者在没有施加擦除电压的情况下大致消除电子隧穿电荷俘获势垒从浮动栅极到达沟道的可能性。电荷俘获势垒可适于在没有在电荷俘获势垒上施加电场的情况下防止每10,000年少于1个电子离开浮动栅极，或每1,000年少于1个电子，或每100年少于1个电子，或每10年少于1个电子，或者每年少于1个电子。
50.浮动栅极可以适于在其边界内保持电荷载流子，例如电子。浮动栅极可以通过电
荷阻挡势垒与控制栅极电隔离。
51.浮动栅极可以包括如下电势陷阱，在该电势陷阱中电荷俘获势垒与电荷阻挡势垒之间的能量状态被量子化。这导致浮动栅极内部的状态密度降低。因此，只允许填充某些能量级别。浮动栅极可以包括一个或更多个量子点、量子线或量子阱。然而，由于常规的集成设备是分层形成的，并且存在提供具有平滑界面和极少缺陷的异质结的制造技术，因此量子阱的使用提供了单元之间的更小的可变性。
52.浮动栅极可以包括限定在电荷俘获势垒与电荷阻挡势垒之间的量子阱。特别地，电荷俘获势垒和电荷阻挡势垒可以限定浮动栅极的量子阱的壁。
53.浮动栅极的量子阱可以由限定浮动栅极的半导体层和在浮动栅极的每一侧的半导体层形成。浮动栅极每一侧的半导体层可以限定电荷俘获势垒和电荷阻挡势垒的至少一部分。相邻层可以具有偏移的导带和/或价带以在那些相邻层之间的界面处形成异质结，从而限定浮动栅极。半导体层的偏移的导带和/或价带可以通过为相邻层选择不同的半导体来实现，从而在导带和/或价带中限定量子阱。
54.因此，浮动栅极的量子阱可以由设置在两个宽带隙半导体之间的窄带隙半导体形成，从而提供异质结结构。电荷阻挡势垒可以包括与电荷俘获势垒的与浮动栅极相邻的电势势垒的尺寸大致相同的电势势垒。可替代地，电荷阻挡势垒可以包括大于电荷俘获势垒的与浮动栅极相邻的电势势垒的电势势垒。因此，限定电荷阻挡势垒的与浮动栅极相邻的部分的材料层可以是比限定电荷俘获势垒的与浮动栅极相邻的部分的半导体层更宽的带隙材料。
55.浮动栅极和电荷俘获势垒的层可以具有至少1.0ev、至少2.0ev或至少3.0ev的导带偏移。浮动栅极和电荷阻挡势垒的层可以具有至少1ev、至少2ev或至少3ev的导带偏移。
56.限定浮动栅极的材料可以是与提供电荷俘获势垒的较低电位区域的材料类似的材料，或者实际上相同的材料。
57.因此，限定浮动栅极的材料可以是半导体，例如上文关于电荷俘获势垒讨论的合适的半导体中的一者。浮动栅极最优选地由iii-v族半导体材料形成。在当前优选的实施方式中，浮动栅极由砷化铟(inas)或锑砷化铟镓(ingaassb)的层来限定。
58.电荷阻挡势垒可以适于防止电荷载流子(例如电子)在浮动栅极与控制栅之间通过。可替代地，在电荷载流子能够在浮动栅极与控制栅之间通过的情况下，电荷载流子的这种通过不会修改由存储器单元存储的一个或更多个信息位。
59.电荷阻挡势垒可以是高度大致等于电荷俘获势垒的电势势垒的电势势垒。可替代地，电荷阻挡势垒可以是高度显著大于电荷俘获势垒的电势势垒的电势势垒。电荷阻挡势垒的厚度可以小于20nm、小于10nm或小于5nm。例如，对于非易失性存储器，电荷阻挡势垒的厚度可以在10nm至20nm范围内，而对于半易失性存储器，电荷阻挡势垒的厚度可以在5nm至15nm的范围。
60.电荷阻挡势垒可以由绝缘体、或限定相对于浮动栅极的适当大的电势势垒的半导体材料形成。电荷阻挡势垒可以由半导体材料形成。电荷阻挡势垒可以由iii-v族半导体材料形成，例如锑化铝(alsb)，或者由合适的电介质形成，例如氧化物，诸如二氧化硅(sio2)或氧化铝(al2o3)。
61.电荷阻挡势垒的厚度可以使得浮动栅极和沟道非常接近。
62.尽管使用iii-v族半导体用于半导体衬底具有优势，但iii-v族半导体的来源和/或制造可能很昂贵。在当前优选的实施方式中，半导体衬底形成在一个或更多个其他半导体的附加基部衬底上，例如分层的基部衬底。事实上，如果基部衬底的层是硅，则这在与常规的硅设备的集成方面提供了优势。在半导体衬底是锑化镓(gasb)的情况下，特别有利的基部衬底是砷化镓(gaas)的层和硅的层。然而，iii-v族半导体的其他组合也可能是合适的。
63.限定电荷俘获势垒、浮动栅极、电荷阻挡势垒、沟道和半导体衬底中的一者或更多者的材料层可以是大致晶格匹配的。因此，存储器单元的有源设备区的异质结构可以大致没有缺陷，并且可以确保单元的高可靠性。晶格失配可以小于5％、小于3％或小于1％。
64.存储器单元可以通过半导体结构制造的任何常规方式形成。然而，至少电荷俘获势垒和浮动栅极优选外延地形成，例如通过分子束外延(mbe)、液相外延(lpe)或化学气相沉积(cvd)等。
65.每个端子可以连接到设备的其他部分，例如集成电路的另一部分。除了具有控制栅极、源极和漏极端子之外，存储器单元还可以具有基极栅极端子，这在mosfet型设备中是典型的。例如，基极栅极端子可以连接到源极端子或漏极端子。
66.存储器单元可以形成存储器单元阵列的一部分，被配置成在存储器设备内存储许多信息位。因此，根据本发明的另外的方面，提供了一种包括多个如上所述的存储器单元的存储器设备，被配置成提供写入、读取和擦除操作。该存储器设备可以是存储器单元并联连接的nor型存储器设备，或者是存储器单元串联连接的nand型存储器设备。
67.当浮动栅极中存储有电荷载流子时，存储器单元可以实现状态“0”，而当浮动栅极中存储的电荷载流子较少或没有电荷载流子时，存储器单元可以实现状态“1”。为了读取存储器单元的状态，可以相对于源极端子或基极栅极端子向控制栅极施加读取电压(v
读取
)，读取电压(v
读取
)在存储器单元的处于状态“0”的第一阈值电压(v
th
)与存储器单元的处于状态“1”的第二较低的阈值电压(v
th
)之间。读取电压(v
读取
)可以施加在控制栅极端子与源极端子之间，例如，基极栅极端子连接到源极端子。然而，为了降低控制栅极与浮动栅极之间的电压，并由此降低载流子在它们之间转移的风险，可以在控制栅极与基极栅极端子之间施加读取电压(v
读取
)，其中基极栅极端子未连接到源极端子。
68.当存储器单元处于状态“1”时，施加的读取电压(v
读取
)可导致源极端子和/或漏极端子处的第一电流，并且当存储器单元处于状态“0”时，施加的读取电压(v
读取
)可导致第二较低的电流或没有电流或可忽略不计的电流。因此，该设备可以包括用于感测或测量存储器单元的源极端子与漏极端子之间的电流的布置。
69.在写入操作中，相对于源极端子或基极栅极端子，通过向控制栅极施加写入电压(v
写入
)，可以将电子推入浮动栅极。写入电压(v
写入
)可以施加在控制栅极端子与源极端子之间，例如，基极栅极端子与源极端子短路，这可以实现较低的写入电压。
70.在擦除操作中，相对于源极端子或基极栅极端子，通过向控制栅极施加擦除电压(v
擦除
)，可以将电子从浮动栅极射出。擦除电压(v
擦除
)可以施加在控制栅极端子与源极端子之间，例如基极栅极端子连接到源极端子，这可以实现较低的擦除电压。
71.在保持期间，电荷可以保留在浮动栅极中。在当前优选的实施方式中，在保持期间，相对于源极端子，没有电压施加到控制栅极。
72.根据本发明的另外的方面，提供了一种包括多个如上限定的存储器单元的存储器设备。
73.根据本发明的另外的方面，提供了一种存储器设备，其包括用于存储一个或更多个信息位的多个存储器单元，每个存储器单元包括半导体衬底，在该半导体衬底上设置有源极端子、漏极端子以及在该源极端子与漏极端子之间延伸的沟道，该存储器单元还包括控制栅极和浮动栅极，该浮动栅极设置在该控制栅极与该沟道之间，并且该浮动栅极通过电荷势垒与控制栅极和沟道电隔离，且该浮动栅极被配置成使得在写入操作和擦除操作中，电荷载流子能够通过谐振隧穿而选择性地通过进入和离开该浮动栅极，以提供该浮动栅极的至少第一占用状态和第二占用状态，使得可以在控制栅极与衬底之间施加读取电压，该读取电压将针对该浮动栅极的第一占用状态提供导电沟道，并且该浮动栅极的第二占用状态提供非导电沟道。
74.沟道可以包括量子阱，该量子阱具有用于容纳沟道中的电荷载流子的离散的内部能级，该沟道被布置成提供要施加在控制栅极与衬底之间的最小阈值电压，从而将电荷载流子从衬底引入沟道中以使沟道导电。
75.存储器单元可以被适配为使得它们的沟道仅当在存储器单元上施加电场时才导电。存储器设备可以被配置成提供关于多个存储器单元中的每个存储器单元的写入、读取和擦除操作。存储器设备可以包括用于感测或测量流过多个存储器单元中的每个存储器单元的沟道的电流的装置。存储器设备还可以包括用于将读取电压施加到每个存储器单元的控制栅极的装置。
76.多个存储器单元可以布置成阵列。该阵列可以包括多个列和多个行。行内的每个存储器单元可以电连接。列内的每个存储器单元可以电连接。存储器设备可以包括至少一个第一电触点，该第一电触点被布置为向阵列的列中的每个存储器单元的控制栅极提供电压。存储器设备可以包括至少一个第二电触点，该第二电触点被布置为通过源极端子、漏极端子或基极栅极端子中的至少一者向阵列的行中的每个存储器单元的衬底提供电压。源极端子、漏极端子和基极栅极端子中的另外两个可以接地。
77.在使用中，第一电触点可以将所需电压的第一部分施加到阵列内的期望的列，并且第二电触点可以将所需电压的第二部分施加到阵列内的期望的行，使得阵列内的目标单元接收全部的所需电压。所需电压可以是先前描述的读取电压、写入电压和擦除电压中的任一者。所需电压的第一部分可以是总所需电压的至少10％、20％、30％、40％或50％。所需电压的第二部分可以是总所需电压的至少50％、60％、70％、80％或90％。
78.这可能是有利的，因为只有目标存储器单元接收从该存储器单元读取、写入或擦除总所需电压，而同一列或行中的其余存储器单元仅接收总所需电压的一部分，并且因此不受影响。
79.存储器单元可以是非易失性的。存储器单元可以在不需要电源的情况下存储一个或更多个信息位。存储器单元的存储时间可以至少为10,000年，从而允许存储芯片存储数据至少10年。实际上，可以实现至少100,000年或至少1,000,000年的储存时间。
80.虽然本技术主要集中在非易失性存储器单元上，但也认识到可以更广泛地应用这些原理来形成半易失性存储器单元。这种半易失性存储器单元可适合用作dram型存储器。在存储器单元为半易失性的情况下，存储器单元的存储时间可以为至少1小时、至少1天、至
少1周或至少一年。这可以提供优于当前dram型存储器的显著优势，在当前dram型存储器中电容器需要大约每60毫秒刷新一次。
附图说明
81.图1是根据本发明的存储器单元的示意性剖面图；
82.图2是根据本发明的存储器单元的示意性导带能级图；以及
83.图3是根据本发明的存储器单元的沟道-衬底界面处的示意性导带和价带能级图。
84.图4是根据本发明的存储器单元阵列的示意图。
具体实施方式
85.图1示出了根据本发明的存储器单元的示意性剖面，存储器单元通常被指示为10。存储器单元10包括：源极端子12和漏极端子14；源极端子12与漏极端子14之间的沟道16；半导体衬底18的基极处的基极栅极端子15；以及控制栅极24，其用于引起在源极端子12与漏极端子14之间的半导体衬底18中的沟道16的导电性的变化。存储器单元还包括设置在控制栅极24与半导体衬底18之间的浮动栅极26。
86.浮动栅极26通过电荷阻挡势垒层30与控制栅极24电隔离，并且浮动栅极26通过电荷俘获势垒层28与半导体衬底18电隔离，并由此与半导体衬底18中的沟道16电隔离。电荷俘获势垒28适于在使用中使得电荷载流子能够在浮动栅极26与半导体衬底18中的沟道16之间选择性地通过，以修改由存储器单元10存储的一个或更多个信息位。相反，电荷阻挡势垒30防止电荷载流子在控制栅极24与浮动栅极26之间通过。
87.沟道16与常规存储器单元的沟道的不同在于沟道16由生长在半导体衬底18材料上的不同材料形成。沟道16例如通过分子束外延(mbe)或任何其他合适的工艺外延地生长在半导体衬底18上。半导体衬底18由锑化镓(gasb)形成并且设置在能够使用低成本材料的基极结构20、22上，并且可以促进集成到基于硅的设备中。特别地，基极结构20、22的最上基极层20由砷化镓(gaas)形成，并且半导体衬底18使用界面失配法(imf)设置在最上基极层20上。最上基极层20设置在由硅(si)或硅上的锗(ge)形成的最下基极层22上。
88.可替代地，半导体衬底18可以设置在具有更大厚度的gaas的最上基极层20上，即没有附加的最下基极层。这可以是有利的，因为gaas是常见的化合物半导体并且可以广泛使用。
89.可替代地，半导体衬底18可以设置在si的具有更大厚度的最上基极层20上，即没有附加的最下基极层。这可以是有利的，因为si是最常见的半导体并且可以广泛使用。在这样的实现方式中，例如通过包括应变消除机构来减轻衬底18和最上基极层20的晶格失配的潜在不利影响将是有利的。这种机构的一个示例是包括设置在衬底18和最上基极层20之间的一个或更多个原子单层，但是应当理解，这可以通过任何其他已知的合适方式来提供。该一个或更多个原子单层可以包含alsb。该一个或更多个原子单层可以包括10、15或20个原子单层。
90.可替代地，半导体衬底18的厚度可以更大并且仅由锑化镓(gasb)形成。以这种形式制造存储器单元10可能更昂贵，但不需要与基极结构的任何晶格匹配。
91.电荷俘获势垒28由砷化铟(inas)和锑化铝(alsb)的交替层形成以产生两个窄量
子阱(即三个谐振隧穿势垒)，并且设置在沟道16的上表面上。电荷俘获势垒28的层是大致晶格匹配的并且具有大的导带偏移。
92.浮动栅极26设置在电荷俘获势垒28的上表面上，并且由砷化铟(inas)形成，其厚度并不重要，但通常可以在10nm至50nm的范围内。浮动栅极26是电隔离的量子阱，限定在电荷俘获势垒28与电荷阻挡势垒30之间，这适于保持有限数量的处于量子化的能级的电荷载流子。
93.位于浮动栅极26上方的是电荷阻挡势垒30。电荷阻挡势垒30可以由15nm的锑化铝(alsb)形成。这种电荷阻挡势垒30的厚度大致等于电荷俘获势垒28的厚度。此外，电荷阻挡势垒30具有大致等于电荷俘获势垒28的电势势垒的电势势垒。可替代地，由于电荷阻挡势垒应具有绝缘特性并且设置在设备的半导体层之上，所以它可以由介电层形成，例如氧化物，诸如二氧化硅(sio2)或氧化铝(al2o3)。氧化铝是方便的选择，因为铝在化合物半导体外延系统(诸如分子束外延和气相外延)中通常容易获得，因此可以在外延反应器中原位沉积为薄层，该薄层会自然地异位氧化，以保护下面的半导体层。在实践中，可以异位设置额外的介电层以确保对半导体层的保护。
94.控制栅极24由任何合适的导电材料形成，诸如金属，例如金。
95.电荷俘获势垒28、浮动栅极26和电荷阻挡势垒30可以通过任何合适的方法形成在半导体衬底18上，即沟道16上，例如通过分子束外延(mbe)、液相外延(lpe)或化学气相沉积(cvd)等。
96.在生长之后，使用标准半导体光刻技术对单元10进行处理。与源极12、漏极14、控制栅极24和基极栅极端子15进行接触以施加电压并允许电流通过单元10。
97.如图2所示，电荷俘获势垒28限定了电势势垒，该电势势垒限定了一系列实现谐振隧穿的量子阱。量子阱具有不同的尺寸，具体由1.8nm的alsb、2.4nm的inas、1.2nm的alsb、3.0nm的inas、1.8nm的alsb的层形成。电荷俘获势垒28的电势势垒具有谐振能量，如图3中的虚线所示，其能够使在这些能量下或大致在这些能量下的电荷载流子通过相应的电势势垒。
98.电荷俘获势垒28被建模为：确保当没有电压施加到存储器单元10时谐振能量不对齐，但是当将预确定的电场施加到电荷俘获势垒28时提供电势势垒的谐振能量的大致对齐，以允许电荷载流子从沟道16穿过进入浮动栅极26，或者从浮动栅极26穿过进入沟道16。
99.当不使用单元10时，不应施加电压。在这种状态下，浮动栅极26与控制栅24之间的大势垒30阻止电荷在它们之间通过。类似地，由于电荷俘获势垒28中的两个量子阱中的受限态的能量较高并且彼此不一致，因此在浮动栅极26与沟道16之间可以没有电荷流动。
100.为了写入单元10，将漏极14与基极栅极端子15触点(地)短路，并在控制栅极24与源极12之间施加大约 2.5v的电压。这将使形成电荷俘获势垒28的一部分的两个量子阱中的最低量子受限状态对齐，使得电子可以通过谐振隧穿过程迅速通过进入浮动栅极26。
101.为了从单元10擦除，漏极14与基极栅极端子15(地)短路，并且在控制栅极24与源极12之间施加大约-2.5v的电压。这将使浮动栅极26中的最低限制态与电荷俘获势垒28中的相邻量子阱对齐，使得电子可以通过如下过程迅速通过离开浮动栅极26：谐振隧穿进入(更高能量状态的)电荷俘获势垒30中的其他量子阱，然后进入通道16。
102.为了在非常接近的控制栅24与浮动栅极26之间不施加显著电压的情况下读取单
元10，从而避免它们之间的电荷流动，源极不应与基极栅极端子15短路。替代地，应在控制栅极24与基极栅极端子15之间施加大约 0.5v的电压，使得在浮动栅极26中没有电荷的情况下，半导体衬底18中的载流子将被驱动到沟道16中，使得它的导电性更强并给出“1”的读数，并且在浮动栅极26中存在电荷的情况下，沟道16的导电性将大大降低，给出“0”的读数。
103.这通常与常规的闪速存储器的操作一致。然而，与常规的闪速存储器不同，在根据本发明的存储器单元10中，半导体衬底18中的沟道16包括自然不导电的量子阱。这在图3中更详细地示出。
104.在图3中，可以看出沟道16包括由相邻半导体衬底18的电势势垒和相邻电荷俘获势垒28限定的量子阱。相邻半导体衬底18的电势势垒是半导体衬底18的导带40。量子阱特别窄，例如为15nm，使得量子效应决定量子阱具有量子化的能级，也称为受限能级，其中最低的(即基态能级)由虚线42表示。这些受限能级代表电荷载流子在量子阱中时必须占用的能级。
105.在零施加偏压下，可以看出半导体衬底18的价带44具有比沟道16的量子化能量状态42低的能量。因此，在正常条件下，电荷载流子不会从半导体衬底移动18到沟道16中，导致沟道16未被占用，即是绝缘的或不导电的。
106.然而，通过在控制栅极24与基极栅极端子15之间施加例如0.3v的偏压，可以看出半导体衬底18的价带能量46发生移位。价带能量46被移位成使得价带46的一部分升高到足以超过量子阱的基态能级42。
107.响应于施加的偏压，由于价带46的一部分超过量子阱的基态能量42，因此价带46中的电荷载流子移动到量子阱中，即沟道16被占用，因此是传导的。
108.存储器单元10具有写入电压，当该写入电压被施加在控制栅极24与源极12之间时，使得电子流动进入沟道16，然后从沟道16通过电荷俘获势垒28进入浮动栅极26。电子以常规方式移动通过电荷俘获势垒28，即通过谐振隧穿的方式，以便写入浮动栅极26。当去除电场时保留在浮动栅极26内的电子数量可以取决于以浮动栅极26的形式。存储器单元10还具有擦除电压，当该擦除电压被施加在控制栅24与源极12之间时，使得电子从浮动栅极26流过电荷俘获势垒28进入沟道16，然后离开沟道16回到半导体衬底18。类似地，电子以常规方式(即通过谐振隧穿)以相反的方式移动通过电荷俘获势垒28，以便从浮动栅极26擦除。在存储期间，电子保留在浮动栅极26中，并且不需要在控制栅极24上施加偏压，以便存储器单元存储由浮动栅极26中电子的存在或其他方式提供的一个或更多个信息位。
109.响应于较小的施加偏压，半导体衬底18的价带能量将移位较少，即不足以使一部分超过量子阱的基态能级42，并且沟道16将保持绝缘。响应于较大的施加偏压，价带将移位更多，即足以使价带的更大部分升高到足以超过量子阱的基态能级42。因此将理解，沟道16中的电荷载流子的密度以及由此沟道16的导电性取决于施加在控制栅极与基极栅极端子之间的偏压。
110.因此，存在阈值电压，当该阈值电压施加在控制栅极24与基极端子栅极15之间或控制栅极24与源极端子12之间时，会将相邻半导体衬底材料18的价带升高刚好足以超过地量子阱的基态能量42，从而使沟道16在绝缘状态与传导状态之间转变。
111.因此，当连接存储器单元10的源极12与漏极14的传导沟道的导电性在耗尽状态(即耗尽电荷并因此绝缘且仅允许固有漏电流)与传导状态之间切换时，存储单元10的阈值
电压(v
th
)可以被限定为控制栅极-源极电压或控制栅极-基极栅极端子电压的值。存储器单元10被布置为当一个或更多个电荷载流子(例如电子)被浮动栅极26保留时提供阈值电压的变化。
112.当浮动栅极26中存储有电荷载流子时，存储器单元10达到状态“0”，当浮动栅极26中存储的电荷载流子较少或没有电荷载流子时，达到状态“1”。为了读取存储器单元10的状态，读取电压(v
读取
)被施加到控制栅极24，读取电压(v
读取
)在存储器单元10的处于状态“0”时的第一阈值电压(v
th
)与存储器单元10的处于状态“1”时的第二较低的阈值电压(v
th
)之间。当存储器单元10处于状态“1”时，所施加的读取电压(v
读取
)导致源极12和/或漏极14处的第一电流，而当存储器单元10处于状态“0”时，没有电流或可忽略电流。因此，包含有存储器单元的设备包括用于感测或测量存储器单元的源极与漏极之间的电流的布置。
113.尽管存储器单元在上文中被描述为具有包括量子阱的沟道，但也可以预见，该沟道可以替代地包括由与半导体衬底的半导体不同的半导体形成的半导体层，只要该沟道层的导带位于半导体衬底的价带之上，并且通过施加电压，半导体衬底的价带的至少一部分升高到沟道的导带之上。
114.根据本发明的存储器单元10与闪速存储器单元之间的相似性允许本文公开的存储器单元10容易地以闪存架构实现，诸如nand型架构，例如，其中多个存储器单元串联连接成大字符串。
115.(一个或更多个)发明人还发现，本文公开的存储器单元可以以用于有源存储器的架构实现，即ram，其允许应用户的请求快速访问存储器单元阵列内的单个存储器单元。
116.通过以如图4所示的架构实现上述存储器单元，这样的架构是可能的。图4示出了具有布置成阵列的多个存储器单元10的存储器设备50的一部分。该阵列包括存储器单元10的通过字线52a、52b、52c、52d电连接的行和存储器单元10的通过位线54-1、54-2、54-3、54-4电连接的列。
117.在图4中值得注意的是，存储器单元10的漏极端子成对连接，并且还共同连接到阵列50中的所有单元的基极栅极端子。
118.由于存储器单元10的谐振隧穿势垒28的性质，用于写入和擦除过程的电流峰值特别尖锐。也就是说，可以非常具体地量子化写入到存储器单元10或从存储器单元10擦除所需的电压。这允许经由两个半电压向存储器设备10施加所需的电压。
119.在图4的示例中，第一半电压经由字线52c施加到目标存储器单元56，且第二半电压经由位线54-1施加到目标存储器单元56。这允许目标存储器单元56接收写入到存储器单元56的浮动栅极26/从存储器单元56的浮动栅极26擦除所需的全电压，同时确保没有沿字线52c或位线54-1的其他存储器单元10接收到足够的电压以无意中影响其各自的浮动栅极内的存储。例如，如果知道写入到目标存储器单元的浮动栅极需要0.8v至1v的电压，则可以向相关字线施加0.5v电压，并向相关位线施加0.5v电压，使得1v被提供给目标存储器单元，但只有0.5v被提供给所有剩余的存储器单元，并且它们保持不受影响。以类似的方式，可以通过向字线施加读取阈值电压并测试位线上的单元的导电性来实现读取操作。
120.由于存储器设备的选择性地寻址单个单元的速度，这种针对存储器设备内的单个存储器单元的能力使其适用于ram应用。然而，与大多数ram技术不同的是，上述存储器设备是非易失性的。这种存储器访问方法的优点还在于它减少了所需的电触点的数量，因为它
只需要与每个位线和字线的电接触，这是因为阵列中的所有单元的漏极端子彼此连接并连接到公共基极栅极端子。这允许存储器设备相对于具有类似存储容量的其他设备更加紧凑。