电子封装件及其制法的制作方法

1.本发明有关一种半导体装置，尤指一种覆晶封装型的电子封装件及其制法。


背景技术：

2.随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术繁多，例如芯片尺寸构装(chip scale package，简称csp)、芯片直接贴附封装(direct chip attached，简称dca)或多芯片模块封装(multi-chip module，简称mcm)等覆晶型封装模块，或将芯片立体堆叠化整合为三维集成电路(3d ic)芯片堆叠模块。
3.图1为悉知3d ic式半导体封装件1的剖面示意图。首先，提供一具有相对的转接侧10a与置晶侧10b的硅中介板(through silicon interposer，简称tsi)10，且该硅中介板10具有多个连通该置晶侧10b与转接侧10a的导电硅穿孔(through-silicon via，简称tsv)100，并于该置晶侧10b上形成线路结构101以供接置多个具有多个焊锡凸块12的半导体元件11，再以底胶13包覆该些焊锡凸块12，并形成封装层14以包覆该半导体元件11，并研磨该封装层14，以令该半导体元件11的上表面外露出该封装层14。接着，将该硅中介板10以其转接侧10a透过多个导电元件15设于一封装基板16上，并使该封装基板16电性连接该些导电硅穿孔100，再以底胶17包覆该些导电元件15。接着，形成封装胶体18于该封装基板16上，以令该封装胶体18包覆该封装层14与该硅中介板10。最后，形成多个焊球160于该封装基板16的下侧，以供接置于一电路板19上。
4.然而，悉知半导体封装件1中，先将该半导体元件11覆晶接合该线路结构101，再填入该底胶13，致使该底胶13的外侧130会呈坡状，如图1’所示，导致该底胶13的外侧130会因各该半导体元件11之间的间隙s所产生的毛细作用而爬流于各该半导体元件11的侧面11c上，以致于该半导体元件11的内部应力增高，故于研磨该封装层14时，外部的研磨作用力会传递至该半导体元件11中，而造成该半导体元件11的应力集中而发生破裂，导致该半导体封装件1的可靠度不佳。
5.因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。


技术实现要素：

6.鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，可避免电子元件因应力集中而发生破裂的问题。
7.本发明的电子封装件，包括：承载结构；多个电子元件，其间隔设置于该承载结构上，以令任两相邻的该电子元件之间形成有一间隙，其中，各该电子元件上形成有多个导电凸块及一包覆该多个导电凸块的包覆层，使各该电子元件以该包覆层粘固于该承载结构上，且以该导电凸块电性连接该承载结构；以及封装层，其形成于该承载结构上，以包覆该多个电子元件与包覆层。
8.本发明还提供一种电子封装件的制法，包括：提供多个电子元件，其中，各该电子
元件上形成有多个导电凸块及一包覆该多个导电凸块的包覆层；将多个电子元件间隔设置于一承载结构上，以令任两相邻的该电子元件之间形成有一间隙，其中，各该电子元件以该包覆层粘固于该承载结构上，且以该导电凸块电性连接该承载结构；以及形成封装层于该承载结构上，以包覆该多个电子元件与包覆层。
9.前述的电子封装件及其制法中，该多个电子元件的构造为彼此不同。
10.前述的电子封装件及其制法中，该间隙的间距至多为300微米。
11.前述的电子封装件及其制法中，还包括对该封装层进行研磨，以令该电子元件的一表面外露于该封装层的一表面。
12.前述的电子封装件及其制法中，该包覆层的侧面齐平于该电子元件的侧面。
13.前述的电子封装件及其制法中，该包覆层凸出该电子元件的侧面，且该包覆层未接触该电子元件的侧面。例如，该包覆层以其端部凸出该电子元件的侧面，且该包覆层的边缘的剖面呈球体。
14.前述的电子封装件及其制法中，该包覆层为非导电性膜。
15.前述的电子封装件及其制法中，该封装层的杨氏模数至少为20gpa。
16.前述的电子封装件及其制法中，该封装层的杨氏模数大于该包覆层的杨氏模数。
17.由上可知，本发明的电子封装件及其制法中，主要通过该电子元件上布设该包覆层，以粘固于该承载结构上，使该包覆层不会因毛细作用而爬流至该电子元件的侧面上，故相对于现有技术，本发明于研磨该封装层时，即使外部的研磨作用力传递至该电子元件中，该电子元件的内部仍可分散其所受的应力，以避免该电子元件因应力集中而发生破裂的问题，因而能提高该电子封装件的可靠度。
附图说明
18.图1为悉知半导体封装件的剖面示意图。
19.图1’为图1的局部放大剖视示意图。
20.图2a至图2c为本发明的电子封装件的制法的剖视示意图。
21.图2b’为图2b的另一实施例的局部放大剖视示意图。
22.图2c’为图2c的另一实施例的剖视示意图。
23.图3为图2c的另一实施例的剖视示意图。
24.附图标记说明
25.1：半导体封装件
26.10：硅中介板
27.10a：转接侧
28.10b：置晶侧
29.100：导电硅穿孔
30.101：线路结构
31.11：半导体元件
32.11c,21c,23c,31c：侧面
33.12：焊锡凸块
34.13：底胶
35.130：外侧
36.14,24：封装层
37.15：导电元件
38.16：封装基板
39.160：焊球
40.17：底胶
41.18：封装胶体
42.19：电路板
43.2,2’,3：电子封装件
44.2a：整版面基材结构
45.20：承载结构
46.200：线路层
47.21,31：电子元件
48.21a：作用面
49.21b：非作用面
50.210：电极垫
51.22：导电凸块
52.23：包覆层
53.230：边缘
54.24b：上表面
55.310：封装材
56.311：控制芯片
57.312：高频宽记忆体型芯片
58.x：水平方向
59.l：切割路径
60.s：间隙
61.t：间距。
具体实施方式
62.以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
63.须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的的情况下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容的情况下，当亦视为本发明可实施的范畴。
64.图2a至图2c为本发明的电子封装件2的制法的剖视示意图。
65.如图2a所示，提供一整版面基材结构2a，其包含多个阵列排设的电子元件21，且各该电子元件21上布设有多个导电凸块22及一包覆该些导电凸块22的包覆层23。
66.该电子元件21可为主动元件、被动元件、封装结构或其组合者，且该主动元件如半导体芯片，而该被动元件如电阻、电容及电感。于本实施例中，该电子元件21为半导体芯片，并具有相对的作用面21a与非作用面21b，该作用面21a上具有多个电极垫210，且于各该电极垫210上形成有导电凸块22，且于该作用面21a上形成有该包覆层23以包覆该些导电凸块22，同时，各该导电凸块22外露于该包覆层23。
67.此外，该导电凸块22为金属柱(如铜柱)、焊锡材或其组合，且该包覆层23为非导电性膜(non-conductive film，简称ncf)。
68.如图2b所示，沿如图2a所示的切割路径l对该整版面基材结构2a进行切单制程，以分离各该电子元件21，再于一承载结构20上沿水平方向x上间隔布设至少两个电子元件21，且任两相邻的该电子元件21之间形成一空间(间隙)s，该空间(间隙)s的间距t至多为300微米(μm)。
69.该承载结构20可为具有核心层与线路结构的封装基板(substrate)或无核心层(coreless)的线路构造，且其构成于介电材上形成多个线路层200，如线路重布层(redistribution layer，简称rdl)。于本实施例中，该承载结构20为无核心层(coreless)的线路构造。然而，于其它实施例中，该承载结构20亦可为具有多个导电硅穿孔(through-silicon via，简称tsv)的半导体基板，以作为硅中介板(through silicon interposer，简称tsi)。应可理解地，该承载结构20亦可为其它可供承载如芯片等电子元件的承载单元，如导线架(lead frame)，但并不限于上述。
70.此外，当该电子元件21借其包覆层23压合粘固于该承载结构20上时，以覆晶方式使该些导电凸块22电性连接该承载结构20的线路层200。
71.另外，通过切单制程，该电子元件21的侧面21c齐平该包覆层23的侧面23c。然而，于另一实施例中，基于将该电子元件21压合于该承载结构20上的作用力，可使该包覆层23的侧面23c形成为凸出该电子元件21的侧面21c的边缘230，如图2b’所示。具体地，该包覆层23的边缘230的剖面呈凸状(如半球状的球体)。
72.另外，于本实施例中，该些电子元件21虽均为相同类型(即主动元件)，但其内部构造可相同或不相同。
73.如图2c所示，形成一封装层24于该承载结构20上，以包覆该包覆层23与该些电子元件21。
74.该封装层24可为绝缘材，如聚酰亚胺(polyimide，简称pi)、干膜(dry film)、环氧树脂(epoxy)、模封化合物(molding compound)或其它适当材料。于本实施例中，该封装层24采用压合(lamination)或模压(molding)的方式形成于该承载结构20上，以令该封装层24填满该间隙s。
75.此外，该封装层24的杨氏模数(young's modulus)大于该包覆层23的杨氏模数。于本实施例中，该封装层24的杨氏模数为20gpa以上。
76.另外，可通过整平制程或薄化制程，使该电子元件21的非作用面21b与该封装层24的上表面24b共平面，如图2c’所示，以令该电子元件21的非作用面21b外露于该封装层24。例如，当形成该封装层24于该承载结构20上时，该封装层24覆盖该电子元件21的非作用面
21b，再以研磨或切割方式移除该封装层24的部分材质(亦可依需求同时移除该电子元件21的非作用面21b的部分材质)，使该电子元件21的非作用面21b齐平于该封装层24的上表面24b。
77.另外，于形成该封装层24后，可于该承载结构20的下侧(或植球侧)上形成多个焊球(图略)，以供该电子封装件2接置于一如电路板的电子装置(图略)上。
78.应可理解地，该些电子元件21亦可为不相同类型的电子元件。如图3所示的两电子元件21,31，该电子元件21(主动元件)为特殊应用积体电路(application-specific integrated circuit，简称asic)型半导体芯片，而另一电子元件31为封装结构，其包含有封装材310、控制芯片311及至少一高频宽记忆体(high bandwidth memory，简称hbm)型芯片312的封装模块，并以控制芯片311的电极垫210结合该些导电凸块22。
79.因此，本发明的制法，主要先于该电子元件21,31上形成该包覆层23，再借该包覆层23粘固于该承载结构20上，以使该包覆层23不会因毛细作用而爬流至该电子元件21,31的侧面21c,31c上，因而不论该间隙s的间距t大小(如小于或等于150微米)，该包覆层23于该间隙s中均不会有毛细现象，使该电子元件21,31的内部能避免应力增大的现象，故相对于现有技术，本发明的制法于研磨该封装层24时，即使外部的研磨作用力传递至该电子元件21,31中，该电子元件21,31的内部仍可分散其所受的应力，以避免该电子元件21,31因应力集中而发生破裂的问题，因而能提高该电子封装件2的可靠度。
80.此外，通过杨氏模数较大的封装层24填满该间隙s，能强化该间隙的强度，使该电子元件21,31的内部不会发生应力集中造成封装件破裂的现象。
81.本发明还提供一种电子封装件2,2’,3，包括：一承载结构20、多个电子元件21,31、以及一封装层24。
82.所述的多个电子元件21,31间隔设置于该承载结构20上，以令任两相邻的该电子元件21,31的间形成有一间隙s，各该电子元件21,31具有多个导电凸块22及一包覆该多个导电凸块22的包覆层23，使各该电子元件21,31以该包覆层23粘固于该承载结构20上，且以该导电凸块22电性连接该承载结构20。
83.所述的封装层24形成于该承载结构20上，以包覆该多个电子元件21,31与包覆层23。
84.于一实施例中，该多个电子元件21,31的构造为彼此不同。
85.于一实施例中，该间隙s的间距t至多为300微米。
86.于一实施例中，该电子元件21,31的表面(如非作用面)外露于该封装层24的表面上24b。
87.于一实施例中，该包覆层23的侧面23c齐平该电子元件21,31的侧面21c,31c。
88.于一实施例中，该包覆层23凸出该电子元件21,31的侧面21c,31c，且该包覆层23未接触该电子元件21,31的侧面21c,31c。例如，该包覆层23以其边缘230凸出该电子元件21的侧面21c，且该包覆层23的边缘230的剖面呈球体。
89.于一实施例中，该包覆层23为非导电性膜。
90.于一实施例中，该封装层24的杨氏模数至少为20gpa。
91.于一实施例中，该封装层24的杨氏模数大于该包覆层23的杨氏模数。
92.综上所述，本发明的电子封装件及其制法，通过该电子元件上布设该包覆层，以粘
固于该承载结构上，使该包覆层不会挤压至该电子元件的侧面上，故本发明的电子元件的内部能避免因应力集中而发生破裂的问题，因而能提高该电子封装件的可靠度。另外，封装层24填满该间隙s，能强化该间隙的强度，使该电子元件的内部不会应力集中造成封装件破裂。
93.上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。本领域的技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如随附权利要求书所列。