局部产生子数模转换器参考电压的模数转换器的制作方法

1.模拟集成电路设计领域，特别涉及图像传感读出电路的设计领域。具体涉及模数转换器中的子数模转换器装置。


背景技术：

2.图像传感器的的像素能够感应光信号，并输出模拟电学信号，但是获取图像信息需要对数字信号进行处理，因此模数转换器(analog to digital converter,adc)在图像传感器中发挥着至关重要的作用。图像传感器的常用adc主要分为芯片级adc、列级adc和像素级adc，芯片级adc是指所有像素共用一个adc，对adc的工作速度要求较高，一般用于小规模像素阵列的读出电路；列级adc是指每一列像素共用一个adc，对adc的速度要求相对较低，设计难度相对较小；像素级adc是指每个像素或相邻几个像素集成一个adc，像素级adc的优点是信噪比高，缺点是会增加芯片的面积和功耗、降低像素的填充因子。当前常用的列级adc主要有四种：单斜adc(single
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slope adc,ss
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adc)、过采样adc(sigma
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delta adc)、逐次逼近adc(successive
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approximation adc,sa adc)、循环adc(cyclic adc)。四种adc的工作原理不同，各有优缺点，其中cyclic adc相比于其他adc具有速度较快、精度可拓展性强等优势，采用两级并行的cyclic adc进一步提高了数据转换速度，第一级cyclic adc进行高有效位量化，第二级cyclic adc对第一级的余量电压进行低有效位量化，两级量化同时进行，相比于单级adc提高了数据转换速度和转换位数。
3.列级cyclic adc的结构示意图如附图1所示，其结构主要包括：采样保持电路、精确乘二电路、子数模转换器、求和电路、子数模转换器。它的工作原理是：首先开关1闭合、开关2断开，adc进入采样状态，采样保持电路采集将被量化的模拟电压vin，接着vin被送入比较器和精确乘二电路，若比较器输出高电平则最高有效位数字码为1，若比较器输出低电平则最高有效位数字码为0，vin乘二后和参考电压求和；然后开关1断开、开关2闭合，求和电路的输出的余差电压被采样保持电路采集，进行比较和乘二求和，完成次高位量化，重复对余差电压进行上述操作，直到最低位量化完成。列级cyclic adc通过开关电容电路和运放完成对电压的乘二放大操作，其进行每比特数据转换时根据上一次转换结果的数字码决定与电容连接的参考电压大小。多列cyclic adc与参考电压的连接方式示意图如附图2所示，cyclic adc的参考电压有两种情况，分别是高参考电压vr 和低参考电压vr
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，在读出电路阵列较大的情况下，参考电压同时连接多列adc的采样保持电路，同时对多列adc采样保持电路中的电容进行充放电，这会造成读出电路的噪声、不稳定性以及列之间的串扰增加。为了解决上述问题，需要改变现有技术由电压源直接为adc结构中的子数模转换器提供参考电压的方式，改为局部产生每列adc中子数模转换器的参考电压，从而避免读出电路列与列之间的串扰、降低噪声、提高精度。


技术实现要素：

4.为克服现有技术的不足，本发明旨在改变现有技术由电压源直接为adc结构中的
子数模转换器提供参考电压的方式，改为局部产生每列adc中子数模转换器的参考电压，从而避免读出电路列与列之间的串扰、降低噪声、提高精度。为此，本发明采取的技术方案是，局部产生子数模转换器参考电压的模数转换器，每个子数模转换器的输入连接一个对应的子模数转换器输出的数字码，该数字码决定了子数模转换器输出的理论参考电压大小；采样电容和运放构成乘二放大电路，一组采样电容的一端连接运放输入端、另一端连接实际参考电压，即子数模转换器的输出。
5.电容1 和电容1
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是cyclic adc的精确乘二电路的采样电容，其中电容1 的一端连接运放的同相输入端，另一端连接子数模转换器的输出2，电容1
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的一端连接运放的反相输入端，另一端连接子数模转换器的输出1。
6.由子模数转换器中的逻辑控制电路根据子模数转换器输出的数字码决定当前模数转换周期中参考电压的大小，由子模数转换器中的比较器判断子数模转换器输出的实际参考电压和理论参考电压的大小关系，若采样电容采样端的电压小于此次转换所需的参考电压，则连接列电流源和采样电容的开关闭合、连接电源地和采样电容的开关断开，由电流源对采样电容进行充电；若采样电容采样端当前的电压大于此次转换所需的参考电压，则连接电源地和采样电容的开关闭合、连接电流源和采样电容的开关断开，采样电容对地放电，充电电流和放电电流的大小相等，即两个采样电容的充放电速度相同，这保证了采样电容的共模电压保持稳定。
7.子数模转换器由一个四输入比较器、逻辑控制电路、开关1～4、电源地、电流源1、电流源2构成，逻辑控制电路的输入连接前级子模数转换器的输出，逻辑控制电路的输出为理论参考电压，该理论参考电压连接比较器的输入端；电流源1通过开关1连接到子数模转换器的输出1、电源地通过开关3也连接到子数模转换器的输出1，电流源2通过开关2连接到子数模转换器的输出2、电源地通过开关4也连接到子数模转换器的输出2；开关1～4的通断受到四输入比较器输出信号的控制，四输入比较器的一对输入端分别连接子数模转换器的输出1和输出2，即实际数模转换结果，四输入比较器的另一对输入端分别连接逻辑控制电路输出的理论参考电压vref1和参考电压vref2。
8.本发明的特点及有益效果是：
9.本发明描述的读出电路对传统cyclic adc进行了改进，采用电流源对cyclic adc电容进行充放电，每列adc的子数模转换器相互独立、没有干扰，可以避免基于列并行cyclic adc的读出电路阵列较大时因参考电压驱动能力不足而导致adc列一致性降低的问题，确保模数转换的结果具有足够高的精度。
附图说明：
10.图1是列级cyclic adc的结构示意图。
11.图2是多列cyclic adc与参考电压的连接方式示意图。
12.图3是本发明描述的子数模转换器结构示意图。
13.图4是采用本发明描述的子数模转换器的cyclic adc结构示意图。
具体实施方式
14.本发明提出局部产生参考电压的cyclic adc子数模转换器结构，由电流源分别对
每列读出电路的采样电容进行充电的，在实际参考电压的大小达到理论值时停止充电，这样可以避免电压源同时对多列采样电容充电驱动能力不足造成的adc列一致性差的问题。
15.当cyclic adc读出电路阵列较大时，每次数据转换的过程中参考电压需要同时对各列adc精确乘二电路的采样电容进行充放电，各列电容并联产生的电容值较大而参考电压的电压值有限，电压驱动能力不足会导致读出电路的列一致性较差，为了避免由于参考电压对电容充放电不足导致模数转换结果误差较大的问题，将现有技术采用电压源产生参考电压的方式改为由电流源局部产生参考电压，其工作原理示意图如附图3所示，采用附图3所示子数模转换器的cyclic adc结构示意图如附图4所示，电容1 和电容1
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是cyclic adc的精确乘二电路的采样电容，其中电容1 的一端连接运放的同相输入端，另一端连接子数模转换器的输出2，电容1
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的一端连接运放的反相输入端，另一端连接子数模转换器的输出1。子数模转换器的工作过程是：由逻辑控制电路根据子模数转换器输出的数字码决定当前模数转换周期中参考电压大小；由比较器判断子数模转换器输出的实际参考电压和理论参考电压的大小关系，四输入比较器的四个输入端分别连接两个采样电容采样端的电压即实际参考电压和逻辑控制电路输出的两个理论参考电压，当两个采样电容的电压差达到了两个理论参考电压的差值时，比较器的输出电平发生翻转，该翻转电平控制所有开关关断；若采样电容采样端的电压小于此次转换所需的参考电压，则连接列电流源和采样电容的开关闭合、连接电源地和采样电容的开关断开，由电流源对采样电容进行充电；若采样电容采样端当前的电压大于此次转换所需的参考电压，则连接电源地和采样电容的开关闭合、连接电流源和采样电容的开关断开，采样电容对地放电，充电电流和放电电流的大小相等，即两个采样电容的充放电速度相同，这保证了实际参考电压的共模值保持稳定。这种局部产生参考电压的方式不需要电压源参与对电容充放电的动态过程，不会产生adc列之间的耦合效应。
16.附图3所示的结构采用四输入比较器，它的优点是每列读出电路只需要一个比较器，版图面积较小，也可以用两个二输入比较器代替四输入比较器，分别对两个采样电容的采样端对地电压和单端参考电压进行比较，两个二输入比较器的功耗和一个四输入比较器的功耗相近，二输入比较器的优点是不需要相同大小的充放电电流，工作原理简单。
17.首先说明子数模转换器输入端、输出端连接的器件或模块：每个子数模转换器的输入连接一个对应的子模数转换器输出的数字码，该数字码决定了子数模转换器输出的理论参考电压大小；在cyclic adc中采样电容和运放构成了乘二放大电路，cyclic adc工作时，一组采样电容的一端连接运放输入端、另一端连接实际参考电压，即子数模转换器的输出。接下来说明子数模转换器的内部结构和工作原理：子数模转换器由一个四输入比较器、逻辑控制电路、开关1～4、电源地、电流源1、电流源2构成，逻辑控制电路的输入连接前级子模数转换器的输出，逻辑控制电路的输出为理论参考电压，该理论参考电压连接比较器的输入端；电流源1通过开关1连接到子数模转换器的输出1、电源地通过开关3也连接到子数模转换器的输出1，电流源2通过开关2连接到子数模转换器的输出2、电源地通过开关4也连接到子数模转换器的输出2；开关1～4的通断受到四输入比较器输出信号的控制，四输入比较器的一对输入端分别连接子数模转换器的输出1和输出2，即实际数模转换结果，四输入比较器的另一对输入端分别连接逻辑控制电路输出的理论参考电压vref1和参考电压vref2，四输入比较器将参考电压的理论值和实际值进行比较，当实际参考电压小于理论参
考电压时连接电流源的开关导通，对后级乘二放大电路的采样电容进行充电，当实际参考电压大于理论参考电压时连接电源地的开关导通，对采样电容进行放电，充电电流和放电电流的大小相等，即两个采样电容的充放电速度相同，这样可以使子数模转换器输出的实际参考电压共模值保持稳定。
18.附图1代表的内容：cyclic adc的整体结构示意图，说明cyclic adc的主要模块及模块间的连接方式，本发明提出了附图1中子数模转换器的创新结构。
19.附图2代表的内容：多列cyclic adc在工作时共同连接参考电压vr 和参考电压vr
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，由于是cyclic adc的采样电容和参考电压直接相连，所以相当于参考电压对多个并联的电容进行充放电，参考电压的驱动能力有限，会导致cyclic adc的精度下降。
20.附图3代表的内容：虚线框内本发明提出的子数模转换器的具体结构，虚线框外是该子数模转换器的输入输出端。
21.本发明工作原理：采用本发明提出的子数模转换器的cyclic adc如附图4所示，电容1 和电容1
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是cyclic adc的精确乘二电路的采样电容，其中电容1 的一端连接运放的同相输入端，另一端连接子数模转换器的输出2，电容1
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的一端连接运放的反相输入端，另一端连接子数模转换器的输出1。子数模转换器的工作过程是：由逻辑控制电路根据子模数转换器输出的数字码决定当前模数转换周期中参考电压的大小，由比较器判断子数模转换器输出的实际参考电压和理论参考电压的大小关系，若采样电容采样端的电压小于此次转换所需的参考电压，则连接列电流源和采样电容的开关闭合、连接电源地和采样电容的开关断开，由电流源对采样电容进行充电；若采样电容采样端当前的电压大于此次转换所需的参考电压，则连接电源地和采样电容的开关闭合、连接电流源和采样电容的开关断开，采样电容对地放电，充电电流和放电电流的大小相等，即两个采样电容的充放电速度相同，这保证了采样电容的共模电压保持稳定。这种局部产生参考电压的方式不需要电压源参与对电容充放电的动态过程，不会产生adc列之间的耦合效应。
22.为了更直观地表达本发明的实施条件、优点等，下面结合实例对本发明的实施方式进行描述。将本发明描述的读出电路应用在像素阵列为1920列、1080行的tof图像传感器中，其帧频是300fps(frames per second,帧数)，量化位数为10比特，时钟频率为250mhz(兆赫兹)，采用rsd(redundant signed digit,冗余位)编码的cyclic adc，cyclic adc的单端输入电压范围为1.05v(伏特)～2.25v、输入电压共模值为1.65v，adc量化范围为
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1.2v～ 1.2v，cyclic adc的参考电压分别是高参考电压vr ＝2.25v，低参考电压vr
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＝1.05v。cyclic adc中的运放采用折叠共源共栅运放结构，子模数转换器中的比较器采用动态锁存比较器结构，比较器的阈值电压是 0.3v和
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0.3v。每列读出电路的数据转换时间为3us(微秒)，cyclic adc每比特的转换时间为300ns(纳秒)，假设cyclic adc的同相端输入电压为2v，反相端输入电压为1.3v，则输入电压的差值为0.7v。cyclic adc的结构如附图4所示，在0～300ns时间内电容1 、电容1
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和电容2 、电容2
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采集到的电压分别为2v和1.3v，子模数转换器输出的1.5比特数字码为二进制的10；300ns～600ns时间内cyclic adc进入下一个量化周期，此时电容2 和电容2
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采集运放的输出电压，电容1 和电容1
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的两个极板分别连接运放输入端和参考电压，根据上一个量化周期得到的数字码，电容1 和电容1
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需要连接的参考电压分别为2.25v和1.05v，逻辑电路控制电容1 连接列电流源进行充电、电容1
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连接电源地进行放电，电容1 和电容1
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的充放电速度相同，共模电压保持在1.65v，当电容1 和
电容1
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的电压经过充放电分别达到2.25v和1.05v时，四输入比较器的输出电平发生翻转，所有接列电流源和接地的开关关断，停止对采样电容充放电，运放的输出电压经过乘二、减去1.2v后变为0.2v，电容2 和电容2
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的对地电压分别为1.75v和1.55v；600ns～900ns时间段内，两组采样电容电容1 、电容1
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和电容2 、电容2
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的位置互换，此时电容1 和电容1
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采集运放的输出电压，电容2 和电容2
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连接运放输入端和参考电压，由于
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0.3v＜0.2v＜0.3v，所以电容2 和电容2
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需要连接的参考电压都为1.65v，此时电容2 连接电源地进行放电，电容2
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连接列电流源进行充电，电容1 和电容1
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的充放电速度相同，共模电压保持在1.65v，当电容1 和电容1
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的电压经过充放电达到1.65v时，四输入比较器的输出电平发生翻转，所有接列电流源和接地的开关关断，停止对采样电容充放电，运放的输出电压经过乘二、减去0v参考电压变为0.4v；之后运放电路重复对运放输出的余差电压进程乘二、放大、比较，直到完成10位量化为止。转换过程中由列级电流源对cyclic adc的采样电容进行充电，列级电流源的充电时间由比较器根据电容两端的电压和此次转换应该接入的参考电压控制，每列adc的参考电压局部产生、列与列之间相互独立，避免了所有行共用参考电压、参考电压驱动能力不足导致的耦合、串扰问题，保证了读出电路具有较高的精度。
23.以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。