半导体存储装置的制作方法

半导体存储装置
1.相关申请案
2.本技术案享受以日本专利申请案第2021-92365号(申请日：2021年6月1日)为基础申请案的优先权。本技术案通过参考所述基础申请案而包含基础申请案的所有内容。
技术领域
3.本发明的实施方式涉及一种半导体存储装置。


背景技术：

4.于3维非易失性存储器等半导体存储装置的制造步骤中，例如将多个绝缘层置换为导电层，形成导电层的积积层体。于置换为导电层时，积层体的多个绝缘层被去除而成为脆弱的状态。


技术实现要素：

5.1个实施方式提供一种能提高积层体的强度的半导体存储装置。
6.实施方式的半导体存储装置具备：积层体，将多个导电层与多个绝缘层逐层交替积层；及多个第1柱，于积层体内在多个导电层与多个绝缘层的积层方向延伸，在与多个导电层的至少一部分的交叉部分别形成存储器单元。积层体包含：阶梯部，在从多个第1柱朝与积层方向交叉的第1方向离开的位置，将多个导电层加工为阶梯状。多个绝缘层的至少最下层的绝缘层具有：靠近阶梯部内沿多个导电层的第1方向的端部，于绝缘层的厚度方向弯曲的弯曲部。
附图说明
7.图1(a)～(e)为表示实施方式的半导体存储装置的构成的一例的图。
8.图2～图3(a)～(d)、图4(a)～(c)、图5(a)～(c)、图6(a)～(c)、图7(a)～(c)、图8(a)、(b)为表示实施方式的半导体存储装置的制造方法的顺序的一例的图。
9.图9为表示实施方式的半导体存储装置具备的基底层的构成例的剖视图。
10.图10为表示实施方式的半导体存储装置具备的基底层的构成例的剖视图。
11.图11为表示实施方式的变化例1的半导体存储装置的构成的一例的剖视图。
12.图12为表示实施方式的变化例2的半导体存储装置的构成的一例的剖视图。
13.图13为表示实施方式的变化例3的半导体存储装置的构成的一例的剖视图。
14.图14为表示实施方式的变化例4的半导体存储装置的构成的一例的剖视图。
15.图15为表示实施方式的其它变化例的半导体存储装置的构成的一例的剖视图。
16.图16(a)～(c)为表示实施方式的其它变化例的半导体存储装置的构成的一例的剖视图。
具体实施方式
17.以下，就本发明一边参考附图一边详细地进行说明。另外，本发明并非由下述实施方式限定。另外，在下述实施方式的构成要件中，包含本领域技术人员能容易想到或实质性相同的。
18.(半导体存储装置的构成例)
19.图1为表示实施方式的半导体存储装置1的构成的一例的图。图1(a)为表示半导体存储装置1的各构成的配置的示意性俯视图。图1(b)为半导体存储装置1的积层体lm中沿x方向的剖视图。图1(c)为半导体存储装置1的积层体lm中沿y方向的剖视图。图1(d)为表示从积层体lm的积层方向观察的柱pl的配置图案的示意图。图1(e)为表示从积层体lm的积层方向观察的柱状部hr的配置图案的示意图。但是，于图1(b)、(c)中，省略上层布线等一部分构成。
20.另外，于本说明书中，x方向及y方向都为沿后述基底层10的上表面的方向，x方向与y方向互相正交。另外，于本说明书中，将后述阶梯部sp的平台面所朝向的一侧设为半导体存储装置1的上方侧。
21.如图1(a)～(c)所示，半导体存储装置1具备配置在基底层10上的积层体lm、及配置在积层体lm的周围的周边区域per。于图1(a)的例中，半导体存储装置1例如具备于x方向上排列的2个积层体lm。但是，半导体存储装置1具备的积层体lm可为1个，也可为3个以上。
22.如图1(a)所示，积层体lm从上方观察时大致矩形地构成，具有沿x方向的长边方向、与沿y方向的短边方向。积层体lm具备存储器区域mr、阶梯区域sr、及伪阶梯部spdx、spdy。阶梯区域sr例如配置在积层体lm的长边方向的中央附近，于阶梯区域sr的长边方向的两侧，分别配置着存储器区域mr。伪阶梯部spdx配置在积层体lm的长边方向的两端部，伪阶梯部spdy配置在积层体lm的短边方向的两端部。
23.于周边区域per，例如配置着至少到达积层体lm的上表面的高度的绝缘层。
24.如图1(b)、(c)所示，基底层10例如由半导体或导电体等构成，为支撑积层体lm的层。于阶梯区域sr下方的基底层10的上表面，多个作为台阶部的凹部11于积层体lm的短边方向上互相隔开配置。凹部11具有从基底层10的上表面凹陷的形状，于积层体lm的长边方向延伸。
25.积层体lm具备将作为导电层的字线wl与绝缘层ol逐层交替积层的构成，且配置在基底层10的上表面。字线wl例如为钨层或钼层。绝缘层ol例如为氧化硅层等。
26.包含最下层的绝缘层ol的积层体lm的下层侧的若干个绝缘层ol与若干个字线wl沿基底层10的凹部11朝层厚方向弯曲。
27.也就是说，在阶梯区域sr中，至少最下层的绝缘层ol具有覆盖由在积层体lm的短边方向上互相对向的凹部11的侧壁、与基底层10的上表面构成的角，且作为第1及第2弯曲部的1对弯曲部rc。弯曲部rc可具有依循凹部11的角的棱角形状。或者，弯曲部rc也可具有以曲面覆盖凹部11的角的弯曲的形状。
28.另外，至少最下层的绝缘层ol具有作为由1对弯曲部rc夹持，覆盖凹部11的底面的第1部分的平坦部bm。平坦部bm于积层体lm的积层方向上，位于比所述绝缘层ol的其它部分更下方。平坦部bm的上表面到所述绝缘层ol的其它部分的上表面的距离优选为所述绝缘层ol的厚度的20％以上。此种弯曲度例如能通过基底层10的凹部11的深度调整。
29.此处，在弯曲部rc具有棱角形状的情况下，凹部11上方的绝缘层ol包含1对弯曲部rc及其等之间的平坦部bm，且为于积层体lm的短边方向上多次弯折的曲柄状的形状。在弯曲部rc具有曲面状的形状的情况下，凹部11上方的绝缘层ol包含1对弯曲部rc及其等之间的平坦部bm，且为于积层体lm的短边方向上多次弯曲的褶曲形状。
30.绝缘层ol及字线wl的弯曲度越往积层体lm的上层侧越弱，在积层体lm的上层侧各层大致平坦。
31.另外，于图1(b)、(c)的示例中，积层体lm具有10层字线wl，但字线wl的层数为任意。另外，积层体lm可于比最下层的字线wl更下层具备作为1个以上导电层的选择栅极线。另外，积层体lm可于比最上层的字线wl更上层具备作为1个以上导电层的选择栅极线。
32.积层体lm由作为多个板状部的接点li，于短边方向上分割，所述板状部于积层体lm的积层方向上贯通积层体lm内，且于积层体lm的长边方向延伸。多个接点li于积层体lm的短边方向上互相隔开配置，从后述绝缘层52的上表面到达基底层10。
33.另外，如上所述，在阶梯区域sr中，于到达基底层10的接点li的基部的附近配置着凹部11。也就是说，1个凹部11在阶梯区域sr中，在由接点li分割的单侧积层体lm的端部位置的下方，沿所述接点li在积层体lm的长边方向延伸。
34.同样地，1个凹部11上的1对弯曲部rc在阶梯区域sr中，在由接点li分割的单侧积层体lm的端部位置，沿所述接点li在积层体lm的长边方向延伸。换句话说，至少最下层的绝缘层ol在阶梯区域sr中，在由接点li分割的积层体lm的各个端部位置，包含1对弯曲部rc而成为曲柄状，或褶曲化。
35.各个接点li具备配置在积层体lm的短边方向的侧壁的氧化硅层等绝缘层55、与填充在绝缘层55的内侧的钨层等导电层22。导电层22的上部经由贯通后述绝缘层53的插塞v0与未图示的上层布线等连接，导电层22的底部与基底层10连接。由此，接点li例如作为源极线接点发挥功能。
36.但是，多个板状部也可具有在内部填充着绝缘层等构成，而不具有作为源极线接点的功能。
37.于存储器区域mr中，分散配置着于积层体lm的积层方向上于积层体lm内延伸，到达基底层10的多个柱pl，如图1(d)所示，从积层体lm的积层方向观察时例如交错状配置。
38.作为第1柱的柱pl例如各自具有圆形、椭圆形、或长圆形(oval形)等形状，作为沿积层体lm的各层的方向的剖面形状。柱pl从外周侧依序具有存储器层me及通道层cn，还具有填充在通道层cn的内侧的核心层cr。存储器层me如后所述，从柱pl的外周侧依序具有将阻挡绝缘层、电荷累积层、及隧道绝缘层积层的积层结构。通道层cn还配置在柱pl的底部与基底层10连接。
39.另外，柱pl至少覆盖通道层cn及核心层cr的上表面，于上部具有连接于通道层cn的盖层cp。盖层cp的上表面经由贯通后述绝缘层53、52的插塞ch，与未图示的位线等上层布线连接。
40.存储器层me的阻挡绝缘层及隧道绝缘层、以及核心层cr例如为氧化硅层等。存储器层me的电荷累积层例如为氮化硅层等。通道层cn及盖层cp例如为多晶硅层或非晶硅层等。
41.在如此构成的柱pl、与各层字线wl对向的部分形成存储器单元mc。也就是说，存储
器单元mc例如在矩阵状配置的各个柱pl的高度方向上排列多个而配置。由此，半导体存储装置1例如作为将存储器单元mc3维配置的3维非易失性存储器而构成。
42.另外，在积层体lm在字线wl的上层或下层具有选择栅极线的情况下，于柱pl与选择栅极线对向的部分形成选择栅极。
43.于阶梯区域sr配置着阶梯部sp。阶梯部sp具有多个字线wl于积层体lm的长边方向阶梯状降低的形状。由此，由各个绝缘层ol构成阶梯部sp的各级平台面，将字线wl分别引出到平台面的下层。
44.于阶梯部sp的各级，配置着贯通后述绝缘层52、51、及构成各级的平台面的绝缘层ol，到达绝缘层ol下层的字线wl的接点cc。各个接点cc具备配置在侧壁的氧化硅层等绝缘层54、与填充在绝缘层54的内侧的铜层等导电层21。导电层21的上部经由贯通后述绝缘层53的插塞v0与未图示的上层布线等连接，导电层21的底部与对应的字线wl连接。
45.由此，能经由字线wl对存储器单元mc施加特定电压，对存储器单元mc进行数据的写入及读出。在积层体lm于字线wl的上层或下层具有选择栅极线的情况下，能通过经由选择栅极线对选择栅极施加特定电压，而将选择栅极接通或断开，能将形成于所述选择栅极所属的柱pl的存储器单元mc设为选择状态或非选择状态。
46.于阶梯区域sr内，且于在积层体lm的长边方向上与阶梯部sp对向的位置配置伪阶梯部spdf。伪阶梯部spdf具有多个字线wl朝向阶梯部sp阶梯状降低的形状。伪阶梯部spdf的各级的平台面比阶梯部sp的平台面窄。也就是说，伪阶梯部spdf具有比阶梯部sp陡峭的倾斜度，且伪阶梯部spdf的阶梯长度，也就是说，最上级到最下级的距离比阶梯部sp的阶梯长度短。
47.于阶梯区域sr内，且于在积层体lm的短边方向上的阶梯部sp的单侧配置接点li，于另一侧配置伪阶梯部spds。伪阶梯部spds具有多个字线wl朝向配置在阶梯部sp的单侧的接点li，阶梯状降低的形状。伪阶梯部spds的各级的平台面比阶梯部sp的平台面窄。也就是说，伪阶梯部spds具有比阶梯部sp陡峭的倾斜度，且伪阶梯部spds的阶梯长度比阶梯部sp的阶梯长度短。
48.如此，阶梯区域sr包含在积层体lm的长边方向的中央附近，且在积层体lm的短边方向上相邻的1对接点li之间的区域，由阶梯部sp、接点li、伪阶梯部spdf、spds包围的擂钵状的区域。于阶梯区域sr的所述擂钵状的区域，配置着覆盖阶梯部sp及伪阶梯部spdf、spds，至少到达积层体lm的存储器区域mr的上表面高度的绝缘层51。绝缘层51例如为氧化硅层等。
49.另外，于阶梯区域sr，配置着贯通绝缘层51及阶梯部sp或伪阶梯部spdf、spds的各级的积层体lm，到达基底层10的多个柱状部hr。
50.多个作为第2柱的柱状部hr避免与接点cc的干涉且分散配置在阶梯区域sr，如图1(e)所示，从积层体lm的积层方向观察例如配置为格栅状。也就是说，多个柱状部hr分别配置在正方格子或长方形格子等正交格子的交叉部中从积层体lm的积层方向观察时不与接点cc重叠的交叉部。各个柱状部hr例如具有圆形、椭圆形、或长圆形(oval形)等形状，作为沿积层体lm的各层的方向的剖面形状。
51.另外，各个柱状部hr例如由于积层体lm的积层方向延伸的氧化硅等绝缘体构成，且无益于半导体存储装置1的功能。如后所述，于由将牺牲层与绝缘层积层的积层体形成积
层体lm时，柱状部hr具有支撑所述构成的作用。
52.另外，如图1(d)、(e)所示，多个柱状部hr之间的间距例如比多个柱pl之间的间距宽，积层体lm的各层的每单位面积的柱状部hr的配置密度比积层体lm的各层的每单位面积的柱pl的配置密度低。另外，沿积层体lm的各层的柱状部hr的剖面面积例如比沿积层体lm的各层的柱pl的剖面的面积大。
53.如此，例如与柱状部hr相比，将柱pl的剖面积构成得较小，并设为窄间距，由此能在特定尺寸的积层体lm内高密度地形成大量存储器单元mc，能提高半导体存储装置1的存储容量。另一方面，由于柱状部hr专用于支撑积层体lm，所以例如通过设为不如柱pl般剖面积较小且窄间距的精密构成，而能减少制造负荷。
54.此处，图1(c)表示从阶梯部sp的最下级起第3级的剖面。于图1(c)的纸面中央部所示的接点li的积层体lm的短边方向的两侧，分别配置着阶梯部sp。于各个阶梯部sp的积层体lm的短边方向上的接点li的相反侧，分别配置着伪阶梯部spds。
55.另外，积层体lm的长边方向的两端部的伪阶梯部spdx、及积层体lm的短边方向的两端部的伪阶梯部spdy也与所述伪阶梯部spdf、spds同样构成。
56.也就是说，伪阶梯部spdx具有多个字线wl朝向积层体lm的长边方向的外侧，阶梯状降低的形状。另外，伪阶梯部spdy具有多个字线wl朝向积层体lm的短边方向的外侧，阶梯状降低的形状。与伪阶梯部spdf、spds同样，所述伪阶梯部spdx、spdy的阶梯长度比阶梯部sp的阶梯长度短。
57.于各个伪阶梯部spdx、spdy上，配置着覆盖伪阶梯部spdx、spdy，至少到达积层体lm的存储器区域mr的上表面高度的绝缘层。另外，于所述伪阶梯部spdx、spdy也配置柱状部hr。另外，可于在积层体lm的长边方向升降的伪阶梯部spdx的下方也配置凹部11，绝缘层ol的弯曲部rc及平坦部bm也可配置在伪阶梯部spdx上。
58.于积层体lm上，配置着绝缘层52，覆盖除阶梯部sp及伪阶梯部spdf、spds、spdx、spdy外的积层体lm的上表面、与配置在阶梯部sp及伪阶梯部spdf、spds上的绝缘层51。于绝缘层52上配置着绝缘层53。
59.(半导体存储装置的制造方法)
60.接着，使用图2～图8，对实施方式的半导体存储装置1的制造方法进行说明。图2～图8为表示实施方式的半导体存储装置1的制造方法的顺序的一例的图。
61.图2表示半导体存储装置1的制造中途的基底层10的立体图。如图2所示，于基底层10的上表面形成多个凹部11。多个凹部11为后续配置阶梯区域sr、或伪阶梯部spdx等的部位，且能于形成接点li的位置的附近，例如使用光刻技术及蚀刻技术形成。
62.也就是说，于基底层10的上表面，形成于凹部11的形成位置具有开口部的光阻剂层等掩模图案。且，通过利用rie(reactive ion etching：反应离子蚀刻)等加工基底层10，形成多个凹部11。
63.此处，优选为以后续形成的绝缘层ol的平坦部bm的上表面到绝缘层ol的其它部分的上表面的距离为所述绝缘层ol的厚度的20％以上的方式，调整凹部11的深度。
64.图3、图4、及图7表示沿形成阶梯部sp的位置的y方向的剖面。也就是说，图3、图4、及图7为与所述图1(c)对应的位置的剖视图。
65.图3(a)表示如上述般形成了凹部11的基底层10的剖面。图3(b)、(c)表示于基底层
10上形成着积层体lms的状况。积层体lms具备将多个绝缘层nl与多个绝缘层ol逐层交替积层的构成。绝缘层nl为作为牺牲层发挥功能的氮化硅层等，后续被置换为钨层或钼层等而成为字线。
66.如图3(b)所示，于基底层10上，将绝缘层nl与绝缘层ol逐层交替积层。起初，绝缘层nl与绝缘层ol沿基底层10的凹部11积层，而成为于各个层厚方向弯曲的形状。
67.也就是说，至少在最下层的绝缘层ol，形成覆盖由后续成为积层体lms的短边方向的y方向上互相对向的凹部11的侧壁、与基底层10的上表面构成的角的1对弯曲部rc。另外，至少在最下层的绝缘层ol，形成由1对弯曲部rc夹持，并覆盖凹部11的底面的平坦部bm。也就是说，平坦部bm于积层体lms的积层方向上，位于比所述绝缘层ol的其它部分更下方。
68.此时，弯曲部rc的形状可根据凹部11的形状及绝缘层ol的形成条件等各不相同。例如，在绝缘层ol对于凹部11具有高追随性(覆盖性)而形成的情况等，弯曲部rc易成为依循凹部11的角的棱角形状。另外，例如，在绝缘层ol对凹部11的追随性(覆盖性)不高的情况下，弯曲部rc易成为以曲面覆盖凹部11的角的弯曲的形状。
69.如图3(c)所示，随着绝缘层nl及绝缘层ol的层数增加，绝缘层nl与绝缘层ol对凹部11的追随性消失。结果，于积层体lms的上层部中，大致平坦地形成绝缘层nl与绝缘层ol。
70.如图3(d)所示，在积层体lms的一部分区域中，以阶梯状下挖绝缘层nl与绝缘层ol，形成阶梯部sp。阶梯部sp通过反复进行多次光阻剂层等掩模图案的细化、与积层体lms的绝缘层nl和绝缘层ol的蚀刻而形成。
71.也就是说，于积层体lms的上表面，形成于阶梯部sp的形成位置具有开口部的掩模图案，例如将绝缘层nl与绝缘层ol逐层蚀刻去除。另外，以氧等离子体等的处理，使开口部的掩膜图案端部后退而加宽开口部，进一步逐层蚀刻去除绝缘层nl与绝缘层ol。通过反复进行多次此种处理，而以阶梯状下挖掩膜图案的开口部中的绝缘层nl与绝缘层ol。
72.另外，每反复进行特定次数上述处理时，重新形成掩模图案，以将掩模图案的层厚维持为特定以上。此时，通过调整掩模图案的开口部的位置，而形成相对平缓倾斜的阶梯部sp、与陡峭的伪阶梯部spdf、spds。同样地，通过调整积层体lms的长边方向的两端部及短边方向的两端部处的掩模图案的端部位置，而与伪阶梯部spdf、spds同样地，将陡峭的伪阶梯部spdx、spdy分别形成于积层体lms的4个端部。
73.图3(d)为如此形成的阶梯部sp的第3级的剖视图。图3(d)所示的剖面被后续形成的接点li分离为2个阶梯部sp。另外，于各个阶梯部sp的积层体lms的短边方向单侧，形成着伪阶梯部spds。
74.如图4(a)所示，形成覆盖阶梯部sp，到达积层体lms的上表面的高度的氧化硅层等绝缘层51。也就是说，绝缘层51形成于由阶梯部sp及伪阶梯部spds、spdf包围的擂钵状的区域。另外，绝缘层51也形成于包含伪阶梯部spdx、spdy的积层体lms的周边部。另外，还形成覆盖包含积层体lms的上表面、及阶梯部sp的擂钵状的区域中的绝缘层51的上表面的绝缘层52。
75.如图4(b)所示，于阶梯区域sr，形成贯通绝缘层52、51及积层体lms到达基底层10的多个孔hl。
76.如图4(c)所示，于孔hl内填充氧化硅层等绝缘层，形成多个柱状部hr。
77.此时，同样地，也于积层体lms端部的伪阶梯部spdx、spdy形成多个柱状部hr。
78.图5及图6表示沿后续成为存储器区域mr的区域的y方向的剖面。但是，如上所述，由于柱pl为圆形、椭圆形、或长圆形(oval形)等，所以无论剖面的方向如何都具有同样的剖面形状。
79.如图5(a)所示，在形成存储器区域mr的区域中，也通过所述各种处理，于基底层10上形成积层体lms，并于积层体lms上形成着绝缘层52。在所述状态下，形成贯通绝缘层52及积层体lms，到达基底层10的多个存储器孔mh。
80.如图5(b)所示，于存储器孔mh内，形成从存储器孔mh的外周侧依序将阻挡绝缘层bk、电荷累积层ct、及隧道绝缘层tn积层的存储器层me。如上所述，阻挡绝缘层bk及隧道绝缘层tn例如为氧化硅层等，电荷累积层ct例如为氮化硅层等。
81.另外，于通道绝缘层tn的内侧，形成多晶硅层或非晶硅层等通道层cn。通道层cn也形成于存储器孔mh的底部。另外，于通道层cn的更内侧，填充氧化硅层等核心层cr。
82.如图5(c)所示，将露出于绝缘层52的上表面的核心层cr蚀刻去除到特定深度，形成凹陷dn。
83.如图6(a)所示，以多晶硅层或非晶硅层等填充凹陷dn的内部形成盖层cp。由此，形成多个柱pl。
84.如图6(b)所示，与盖层cp的上表面一起蚀刻绝缘层52。由此，减少盖层cp的厚度。
85.如图6(c)所示，增加通过蚀刻变薄的绝缘层52。由此，由绝缘层52覆盖盖层cp的上表面。
86.另外，形成图3(d)～图4(a)的阶梯部sp的处理、形成图4(b)～图4(c)的柱状部hr的处理、及形成图5～图6的柱pl的处理能相互替换处理顺序。
87.如图7(a)所示，在阶梯区域sr中，通过所述图5及图6的处理，回蚀柱状部hr的上端部，增加绝缘层52，由绝缘层52覆盖柱状部hr的上表面。
88.在所述状态下，形成贯通绝缘层52、51及积层体lms，到达基底层10的多个狭缝st。各个狭缝st遍及阶梯区域sr及存储器区域mr，贯通积层体lms在积层体lms的长边方向延伸，并于短边方向分割积层体lms。各个狭缝st分别配置在基底层10的凹部11附近。
89.如图7(b)所示，从多个狭缝st，例如注入热磷酸等药液，去除积层体lms的绝缘层nl。由此，形成具有多个间隙层gp的积层体lmg。
90.积层体lmg因具有多个间隙层gp而成为脆弱的构造。于阶梯部sp、及伪阶梯部spdf、spds、spdx、spdy中，由多个柱状部hr支撑此种脆弱的积层体lmg。在存储器区域mr中，由多个柱pl支撑脆弱的积层体lmg。通过所述柱状部hr及柱pl，抑制余下的绝缘层ol弯曲，或者积层体lmg歪斜或倒塌。
91.如图7(c)所示，从多个狭缝st，例如注入钨或钼等导电体的原料气体，填充积层体lmg的间隙层gp形成多个字线wl。由此，形成将多个字线wl与多个绝缘层ol逐层交替积层的积层体lm。
92.另外，有时将由图7所示的绝缘层nl置换为字线wl的处理称为替换处理。通过所述替换处理，维持至少最下层的绝缘层ol具有的于层厚方向上弯曲的形状，且替换处理后的积层体lm也具有弯曲部rc及平坦部bm。
93.此处，于图8，表示去除绝缘层nl后的状态的积层体lmg的阶梯部sp中的立体图。图8(a)例如表示未于基底层形成凹部，绝缘层ol’未于层厚方向弯曲而为大致平坦的形状的
积层体lmg’。图8(b)如上所述，表示绝缘层ol于层厚方向弯曲的积层体lmg。另外，在图8(a)、(b)中，分别表示绝缘层ol、ol’的阶梯部sp的特定级的端部spe、spe’、与狭缝st侧的端部sps、sps’。
94.如图8(a)、(b)所示，对积层体lmg、lmg’，施加着朝向积层体lmg、lmg’内部的应力s。这是因为形成于阶梯部sp上的绝缘层51产生朝向绝缘层51的外部的拉伸应力。
95.此种应力的影响在阶梯部sp及伪阶梯部spdf、spdx等中较为显著。这是因为由狭缝st于短边方向上分割后，于阶梯部sp及伪阶梯部spdf、spdx等延伸的长边方向上，对积层体lmg施加更大的应力，或者，在阶梯部sp及伪阶梯部spdf、spdx等，支撑积层体lmg的柱状部hr的配置密度比在存储器区域mr中支撑积层体lmg的柱pl的配置密度低。
96.此外，阶梯部sp的阶梯长度比伪阶梯部spdf、spdx长，且由具有更大体积的绝缘层51覆盖，认为应力影响易更为显著。
97.此处，绝缘层ol、ol’的内侧区域db由格栅状配置的多个柱状部hr支撑，成为如两端固定梁般的状态。另一方面，绝缘层ol、ol’的狭缝st侧的端部sps、sps’不由柱状部hr支撑。因此，绝缘层ol、ol’的端部sps、sps’附近的区域cl成为如由靠近端部sps、sps’的柱状部hr，仅支撑积层体lmg短边方向的单侧的悬臂梁般的状态。
98.如图8(a)所示，在平坦地积层绝缘层ol’的积层体lmg’中，因所述情况，所以阶梯部sp的区域cl比区域db更容易受应力的影响。
99.如图8(b)所示，积层体lmg中，在应力的影响更强的区域cl中，绝缘层ol包含弯曲部rc，例如成为曲柄形状。但是，绝缘层ol也可包含弯曲的弯曲部rc而褶曲化。通过绝缘层ol的此种形状，提高更脆弱的区域cl中的构造强度。因此，抑制绝缘层ol弯曲、或者积层体lmg歪斜或倒塌。
100.在进行图7(c)的处理后，于狭缝st的侧壁形成绝缘层55，并于绝缘层55的内部填充导电层22。由此，形成作为多个板状部的接点li。但是，也可以绝缘层填充狭缝st内，形成不具有作为接点li的功能的板状部。
101.另外，于阶梯部sp的各级，形成到达属于所述级的最上级的字线wl的孔，并于孔的侧壁形成绝缘层54，于绝缘层54的内部填充导电层21，形成分别连接于多个字线wl的接点cc。
102.另外，于绝缘层52上形成绝缘层53，形成贯通绝缘层53，分别连接于接点li、cc的插塞v0。另外，形成贯通绝缘层53、52，连接于柱pl的插塞ch。此外，形成连接于插塞v0、ch的上层布线等。
103.通过如上所述，制造实施方式的半导体存储装置1。
104.(基底层的构成例)
105.接着，使用图9及图10，对实施方式的基底层10的若干个构成例进行说明。图9及图10为表示实施方式的半导体存储装置1s、1w具备的基底层的构成例的剖视图。
106.如图9所示，半导体存储装置1s具备多晶硅层等具有导电性的层也就是源极线10s，作为基底层10。
107.更具体而言，半导体存储装置1s具备硅衬底等半导体衬底sbs、外围电路cua、源极线10s、及积层体lm。
108.外围电路cua具有包含形成于半导体衬底sbs的有源区域及栅极电极等的晶体管
tr，有助于存储器单元mc(参考图1(b))的动作。外围电路cua由绝缘层50覆盖。于绝缘层50中，配置包含布线d2的多条布线、接点、及通孔，与外围电路cua电性连接。
109.于绝缘层50上配置着源极线10s。于源极线10s的上表面，形成着与所述凹部11同样的多个凹部11s。于源极线10s上，配置着所述积层体lm。
110.也就是说，积层体lm具备配置了柱pl的存储器区域mr(参考图1(a))、与配置了接点cc及柱状部hr的阶梯部sp，且在阶梯部sp中，至少最下层的绝缘层ol在接点li附近于层厚方向上弯曲。于积层体lm上，依序配置着绝缘层52、53、56。
111.另外，积层体lm除所述构成外，在配置了阶梯部sp的区域与在积层体lm的短边方向上相邻的1对接点li之间的阶梯区域sr中，还具备将短边方向的两侧夹在阻挡部br的绝缘区域nr。绝缘区域nr具有将多个绝缘层nl、ol逐层积层的构成。
112.1对阻挡部br贯通积层体lm，且，于积层体lm的长边方向延伸。积层体lm的长边方向上的阻挡部br的延伸位置在积层体lm的长边方向上，例如与相邻的阶梯部sp的位置大体一致。于阻挡部br的内部，例如填充着氧化硅层等绝缘层。
113.在所述替换处理时，通过此种阻挡部br，阻碍被阻挡部br所夹的区域的替换处理，而形成绝缘区域nr。
114.于绝缘区域nr，配置着贯通绝缘层52及绝缘区域nr，通过源极线10s具有的开口部op到达布线d2的贯通接点c4。贯通接点c4具备配置在侧壁的绝缘层57、与填充在绝缘层57的内侧的铜层等导电层23。
115.导电层23的下端部连接于布线d2，导电层23的上端部经由贯通绝缘层53的插塞v0，连接于配置在绝缘层56的上层布线wr。由此，贯通接点c4电性连接外围电路cua与上层布线wr。上层布线wr经由接点cc上的插塞v0与接点cc电性连接。
116.通过如上构成，能从外围电路cua向字线wl施加特定电压等而使存储器单元mc动作。
117.如图10所示，半导体存储装置1w的基底层10构成硅衬底等半导体衬底10w的一部分。
118.更具体而言，半导体存储装置1w具备半导体衬底10w、积层体lm、外围电路cba、及与半导体衬底10w不同的半导体衬底sbw。
119.在半导体存储装置1w中，半导体衬底10w具有作为源极线的作用、与作为支撑积层体lm的支撑衬底的作用。于半导体衬底10w的上表面，形成与所述凹部11同样的多个凹部11w。于半导体衬底10w上，配置着所述积层体lm。
120.也就是说，积层体lm具备配置了柱pl的存储器区域mr(参考图1(a))、与配置了接点cc及柱状部hr的阶梯部sp，且在阶梯部sp中，至少最下层的绝缘层ol在接点li附近于层厚方向上弯曲。于积层体lm上，依序配置着绝缘层52、53、58。
121.另外，于半导体衬底10w，经由配置在积层体lm的上方的绝缘层58，贴合着配置了外围电路cba的半导体衬底sbw。
122.外围电路cba具有包含形成于半导体衬底sbw的有源区域及栅极电极等的晶体管tr，有助于存储器单元mc(参考图1(b))的动作。外围电路cba由绝缘层59覆盖。于绝缘层59中，配置包含布线d2的多个布线、接点、及通孔，并与外围电路cba电性连接。
123.另外，于具有与半导体衬底sbw的接合面的半导体衬底10w的绝缘层58，配置着与
插塞v0等连接，露出于绝缘层58的表面的多个端子25m。另外，于具有与半导体衬底10w的接合面的半导体衬底sbw的绝缘层59，配置着与布线d2等连接，露出于绝缘层59的表面的多个端子25c。
124.在绝缘层58、59的接合面中，所述端子25m、25c互相连接。由此，接点cc与外围电路cba经由端子25m、25c等互相电性连接。
125.通过如上构成，能从外围电路cba对字线wl施加特定电压等而使存储器单元mc动作。
126.另外，在如图10所示般的贴合型的半导体存储装置中，可将作为源极线的作用、与作为支撑衬底的作用分为各不相同的构成。所述情况下，作为支撑衬底的衬底无需为硅衬底等半导体衬底，例如也可为陶瓷衬底或石英衬底等绝缘性衬底等。能在此种支撑衬底上，形成作为多晶硅层等基底层10的源极线，代替所述半导体衬底10w。此时，能在与配置了外围电路cba的半导体衬底sbw贴合之后，去除支撑衬底。
127.另外，在采用硅衬底等半导体衬底作为基底层10的情况下，可不将半导体存储装置设为如上所述的贴合型，也可于所述半导体衬底上配置积层体lm，且配置有助于存储器单元的动作的外围电路。所述情况下，外围电路能配置在积层体lm外侧的外围区域per(参考图1(a))等上。
128.在3维非易失性存储器等半导体存储装置的制造步骤中，有时进行将氮化硅层等牺牲层置换为钨层等导电层的替换处理。在替换处理中，牺牲层被去除而积层体成为脆弱的构造。另外，如上所述，通过形成于阶梯部的上方等的绝缘层，对积层体作用压缩应力。由此，有残留在积层体中的氧化硅层等绝缘层弯曲、积层体自身歪斜或倒塌的情况。即便于阶梯部配置支撑积层体的柱状部，将柱状部的配置高密度化也有限，有时无法充分抑制此种应力的影响。
129.如果在残留于积层体中的绝缘层产生弯曲，那么有后续形成的字线的厚度不均，或由积层方向上相邻的绝缘层将间隙层堵塞，而引起字线断线的情况。另外，有因积层体整体歪斜，使得连接于阶梯部的各级的接点相对于阶梯部的各级偏移而配置，或配置在阶梯部的柱状部倾斜，而与各级的接点接触的情况。如果为了不使绝缘层弯曲而加厚绝缘层，那么也有积层体的体积增加，阻碍半导体存储装置的小型化的情况。
130.根据实施方式的半导体存储装置1，多个绝缘层ol的至少最下层的绝缘层ol在阶梯部sp中，于沿积层体lm的长边方向的端部位置，于绝缘层ol的厚度方向弯曲。更具体而言，基底层10配置在阶梯部sp的下方位置，并在于短边方向分割积层体lm的接点li的附近，形成于积层体lm的长边方向延伸的凹部11，多个绝缘层ol的至少最下层的绝缘层ol沿凹部11于绝缘层ol的厚度方向弯曲。
131.如上所述，从替换处理的前一阶段起，绝缘层ol具有于层厚方向弯曲的形状，由此，能在替换处理时，提高包含成为如悬臂梁般的状态的区域cl的积层体lmg的构造强度。因此，抑制绝缘层ol的弯曲、以及积层体lmg的歪斜及倒塌。另外，例如，即便不加厚绝缘层ol也能获得充分的强度，容易将半导体存储装置1小型化。
132.另外，即便在易受到应力的影响的阶梯部sp的区域cl中，也确认到在积层体lmg下层的属于靠近于基底层10的绝缘层ol的区域cl中，应力的影响较为显著。与具有积层构造的积层体lmg相比，基底层10例如具有由单一的材料构成的坚固的构造。因此，推测基底层
10与积层体lmg的边界部分为最易受到应力的影响的区域之1。
133.如上所述，绝缘层ol的弯曲度越往积层体lmg的上层越低。但是，假设即便于层厚方向弯曲的绝缘层ol的效果主要限定于包含最下层的绝缘层ol的积层体lmg的下层部分，也足以抑制应力的影响。
134.根据实施方式的半导体存储装置1，至少最下层的绝缘层ol包含1对弯曲部rc、与由弯曲部rc夹着的平坦部bm。如此，通过绝缘层ol在区域cl中，具有包含1对弯曲部rc的褶曲的形状、或曲柄状的形状，而能进一步提高积层体lmg的构造强度。
135.根据实施方式的半导体存储装置1，1个凹部11在由接点li分割的单侧的积层体lm的端部位置的下方，在积层体lm的长边方向延伸。伴随于此，1对弯曲部rc在由接点li分割的单侧的积层体lm的端部位置，在积层体lm的长边方向延伸。
136.如此，将基底层10的凹部11配置在与接点li相接的积层体lm的端部位置的下方，使区域cl中的绝缘层ol包含1对弯曲部rc而褶曲，或使其弯折为曲柄状，由此能提高易受到应力的影响的区域cl中的构造强度。
137.(变化例1～4)
138.接着，使用图11～图14，对实施方式的变化例1～4的半导体存储装置2～5进行说明。在变化例1～4的半导体存储装置2～5中，绝缘层ol的形状与所述实施方式各不相同。
139.图11～图14为表示实施方式的变化例1～4的半导体存储装置2～5的构成的一例的剖视图。图11～图14为沿包含半导体存储装置2～5的阶梯部sp的y方向的剖视图，且表示与所述实施方式的图1(c)的位置对应的剖面。
140.如图11所示，在变化例1的半导体存储装置2中，除接点li附近外，还于从接点li朝积层体lm的短边方向离开的位置的基底层10a的上表面，配置着作为于积层体lm的长边方向延伸的台阶部的凹部11a。由此，积层体lm的多个绝缘层ol中至少最下层的绝缘层ol即便在从接点li朝积层体lm的短边方向离开的位置，也具有于绝缘层ol的层厚方向弯曲的形状。
141.也就是说，所述绝缘层ol具有作为覆盖由凹部11a的侧壁、与基底层10a的上表面构成的角的第1及第2弯曲部的1对弯曲部rca。另外，所述绝缘层ol具有作为由1对弯曲部rca夹持，且覆盖凹部11a的底面的第1部分的平坦部bma。
142.此处，从平坦部bma的上表面到所述绝缘层ol的其它部分的上表面的距离优选为所述绝缘层ol的厚度的20％以上。由此，能获得充分的构造强度。
143.另外，于在积层体lm的短边方向上相邻的1对接点li之间，能适当调整凹部11a的个数及配置。伴随于此，至少最下层的绝缘层ol在1对接点li之间，也具有于层厚方向弯曲与凹部11a相应的个数量的形状。
144.如图12所示，变化例2的半导体存储装置3于接点li附近的基底层10b的上表面具备凸部12。
145.作为台阶部的凸部12具有从基底层10b的上表面突出的形状，且在由接点li分割的单侧的积层体lm的端部位置的下方，在积层体lm的长边方向延伸。由此，积层体lm的多个绝缘层ol中至少最下层的绝缘层ol在基底层10b的凸部12上，具有于绝缘层ol的层厚方向弯曲的形状。
146.也就是说，所述绝缘层ol具有作为覆盖由在凸部12的积层体lm的短边方向上对向
的侧壁、与凸部12的上表面构成的角的第1及第2弯曲部的1对弯曲部pr。另外，所述绝缘层ol具有作为由1对弯曲部pr夹持，且覆盖凸部12的上表面的第2部分的平坦部tm。平坦部tm在积层体lm的积层方向上，位于比所述绝缘层ol的其它部分更上方。
147.此处，平坦部tm的上表面到所述绝缘层ol的其它部分的上表面的距离优选为所述绝缘层ol的厚度的20％以上。由此，能获得充分的构造强度。
148.另外，基底层10b的凸部12不仅配置在接点li附近，还可配置在从接点li朝积层体lm的短边方向离开的位置的基底层10b的上表面。所述情况下，至少最下层的绝缘层ol在从接点li朝积层体lm的短边方向离开的位置，也具有于绝缘层ol的层厚方向弯曲的形状。
149.此处，具有凸部12的基底层10b例如与所述实施方式的凹部11同样，能使用光刻技术及蚀刻技术形成。也就是说，于基底层10b的上表面，形成覆盖凸部12的形成位置，于除此以外的位置具有开口部的光阻剂层等掩模图案。且，通过利用rie等加工基底层10b而形成多个凸部12。
150.或者，也可通过在基底层10b上凸状形成氧化硅层等绝缘层，而成为凸部12。于基底层10b为硅衬底等的情况下，也可通过外延生长法等形成凸部12。也就是说，可在基底层10b的特定位置，使硅等结晶外延生长，形成从基底层10b的上表面突出的凸部12。
151.如图13所示，变化例3的半导体存储装置4在位于接点li的基部的基底层10c的上表面具备凹部13。也就是说，接点li配置在凹部13的底面。
152.作为台阶部的凹部13具有从基底层10c的上表面凹陷的形状，在接点li的基部到达基底层10c的位置，于积层体lm的长边方向延伸。由此，积层体lm的多个绝缘层ol中至少最下层的绝缘层ol在基底层10c的凹部13上，具有于绝缘层ol的层厚方向弯曲的形状。
153.也就是说，所述绝缘层ol具有覆盖由在凹部13的积层体lm的短边方向上对向的侧壁、与基底层10c的上表面构成的角的1对弯曲部rcc。另外，所述绝缘层ol具有作为由1对弯曲部rcc夹持，且覆盖凹部13的底面的第1部分的平坦部bmc。接点li贯通所述平坦部bmc。换句话说，接点li在积层体lm的积层方向上配置在与平坦部bmc重叠的位置。
154.如此，在半导体存储装置4中，配置在由接点li分割的单侧的积层体lm的端部的弯曲部rcc仅为1个，在积层体lm的端部位置观察时，绝缘层ol不为曲柄状或褶曲形状。此处，平坦部bmc的上表面到所述绝缘层ol的其它部分的上表面的距离也优选为所述绝缘层ol的厚度的20％以上。由此，在半导体存储装置4中，也可如实施方式的半导体存储装置1般，在积层体lm的端部位置包含1对弯曲部rc，而获得与具有曲柄状弯曲的形状、或褶曲的形状的绝缘层ol同等的构造强度。另外，基底层10c的凹部13不仅配置在接点li的基部，还可配置在从接点li朝积层体lm的短边方向离开的位置的基底层10c的上表面。
155.如图14所示，变化例4的半导体存储装置5在位于接点li的基部的基底层10d的上表面具备凸部14。也就是说，接点li配置在凸部14的上表面。
156.作为台阶部的凸部14具有从基底层10d的上表面突出的形状，在接点li的基部到达基底层10d的位置，在积层体lm的长边方向延伸。由此，积层体lm的多个绝缘层ol中至少最下层的绝缘层ol在基底层10d的凸部14上，具有于绝缘层ol的层厚方向弯曲的形状。
157.也就是说，所述绝缘层ol具有覆盖由在凸部14的积层体lm的短边方向上对向的侧壁、与凸部14的上表面构成的角的1对弯曲部prd。另外，所述绝缘层ol具有作为由1对弯曲部prd夹持，且覆盖凸部14的上表面的第2部分的平坦部tmd。接点li贯通所述平坦部tmd。换
句话说，接点li在积层体lm的积层方向上配置在与平坦部tmd重叠的位置。
158.如此，在半导体存储装置5中，配置在由接点li分割的单侧积层体lm端部的弯曲部prd仅为1个，在积层体lm的端部位置观察时，绝缘层ol不为曲柄状或褶曲形状。此处，平坦部tmd的上表面到所述绝缘层ol的其它部分的上表面的距离也优选为所述绝缘层ol的厚度的20％以上。由此，在半导体存储装置5中，也能如变化例2的半导体存储装置3般，在积层体lm的端部位置包含1对弯曲部pr，而获得与具有曲柄状弯曲的形状、或褶曲的形状的绝缘层ol同等的构造强度。
159.另外，基底层10d的凸部14也与所述变化例2的凸部12同样，能通过使用光刻技术及蚀刻技术的方法、或绝缘层的成膜或外延生长法等形成。另外，基底层10d的凸部14不仅配置在接点li的基部，还可配置在从接点li朝积层体lm的短边方向离开的位置的基底层10d的上表面。
160.根据变化例1～变化例4的半导体存储装置2～5，发挥与所述实施方式的半导体存储装置1同样的效果。
161.(其它变化例)
162.在所述实施方式及变化例1～4中，基底层10、10a～10d的凹部11、11a、13或凸部12、14、及伴随于这些的绝缘层ol的弯曲的部分配置在阶梯部sp等阶梯区域sr、及伪阶梯部spdx等。
163.但是，所述实施方式及变化例1～4的构成中配置在接点li附近的基底层10、10b～10d的凹部11、13或凸部12、14、及伴随于这些的绝缘层ol于层厚方向弯曲的形状也可应用于存储器区域mr。这是因为也会与阶梯部sp同样，压缩应力作用于存储器区域mr中，此外，于替换处理时，在狭缝st及与狭缝st相邻的柱pl之间的位置，积层体lmg具有如悬臂梁般的形状。
164.于图15，表示所述实施方式的凹部11及绝缘层ol于层厚方向弯曲的形状沿应用于存储器区域mr的半导体存储装置6的y方向的剖视图。在图15的示例中，配置在所述阶梯部sp的凹部11从阶梯区域sr遍及存储器区域mr，于积层体lm的长边方向延伸。伴随于此，绝缘层ol于层厚方向弯曲的形状也从阶梯区域sr遍及存储器区域mr，于积层体lm的长边方向延伸。
165.另外，在所述实施方式及变化例1～4中，阶梯部sp配置在积层体lm的长边方向的中央附近。但是，阶梯部sp例如也可配置在积层体lm的长边方向的一端部或两端部。也就是说，可在积层体lm的端部，配置具备接点cc的阶梯部sp，而非伪阶梯部spdx。所述情况下，也能如所述实施方式及变化例1～4般，将基底层10、10a～10d的凹部11、11a、13或凸部12、14、及伴随于这些的绝缘层ol的弯曲的部分配置于阶梯部sp。
166.于图16表示代替配置在所述实施方式的积层体lm的中央部的阶梯部sp，而于积层体lm的长边方向的两端部配置了阶梯部sp的半导体存储装置7的构成例。所述情况下，配置了积层体lm的阶梯部sp的两端部成为阶梯区域sr。
167.另外，所述情况下，也可于积层体lm的长边方向的两端部外侧配置着分离带sty。分离带sty具备于积层体lm的长边方向的两端部外侧，贯通绝缘层51到达基底层10，且于在沿y方向的方向延伸的狭缝内填充了绝缘层等的构成。
168.积层体lm端部的阶梯部sp与具有比积层体lm外侧更大的体积的绝缘层51对向。于
替换处理时，积层体lm的长边方向的两端部外侧的绝缘层51通过所述狭缝而与覆盖积层体lm的阶梯部sp上的绝缘层51分离，由此能抑制绝缘层51的拉伸应力作用于积层体lm。因此，能进一步抑制绝缘层ol的弯曲、以及积层体lmg的歪斜及倒塌。
169.另外，在所述实施方式及变化例1～4中，交替积层绝缘层nl、ol而形成积层体lms。但是，积层体lms也可分为多段(tier：层)而形成，所述情况下，柱pl、柱状部hr、及阶梯部sp可于每形成1段量的积层体lms时阶段性地形成。由此，能进一步增加字线wl的积层数。
170.虽已说明本发明的若干个实施方式，但所述实施方式仅是作为示例而提出的，并非意欲限定发明的范围。所述新颖的实施方式可以其它各种方式实施，在未脱离发明的主旨的范围内，能进行各种省略、置换、变更。所述实施方式或其变化包含于发明的范围或主旨，且包含于申请专利范围所记载的发明与其均等的范围内。
171.[符号的说明]
[0172]
1,1s,1w,2～7:半导体存储装置
[0173]
10,10a～10d:基底层
[0174]
10s:源极线
[0175]
10w:半导体衬底
[0176]
11,11a,11s,11w,13:凹部
[0177]
12,14:凸部
[0178]
51:绝缘层
[0179]
bm,bma,bmc,tm,tmd:平坦部
[0180]
c4:贯通接点
[0181]
cc,l1:接点
[0182]
lm,lmg,lms:积层体
[0183]
mc:存储器单元
[0184]
mr:存储器区域
[0185]
nl,ol:绝缘层
[0186]
pl:柱
[0187]
pr,prd,rc,rca,rcc:弯曲部
[0188]
sp:阶梯部
[0189]
spdf,spds,spdx,spdy:伪阶梯部
[0190]
sr:阶梯区域
[0191]
st:狭缝
[0192]
wl:字线。