动态随机存取存储器元件的制备方法与流程

1.本技术案主张2021年6月2日申请的美国正式申请案第17/337,061号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开是关于动态随机存取存储器(dynamic random-access memory；dram)元件的领域。特别是关于一种具有圆柱型堆叠电容器的动态随机存取存储器元件的制备方法。


背景技术：

3.随着当前各种电子产品的微型化趋势，dram组件的设计也必须满足高集成度和高密度的要求。dram电路是由各存储器单元的阵列所组成的，每一个单元是由单一存取晶体管(通常是场效晶体管(field-effect transistor；fet))和单一存储电容器所组成。近年来，像是沟槽电容器和堆叠电容器的三维结构电容器在工业上被广泛应用，且可以有效缩小存储器单元的尺寸并更有效地利用芯片空间，以创造出高密度的dram结构。
4.堆叠电容器有许多种堆叠类型，例如平面型、柱型、鳍型、圆柱型等。在电容器中，电容量与电极的表面积和介电膜的介电常数成正比。由于外表面和内表面都可以作为有效的电容器区域，圆柱结构适用于三维堆叠的电容器，且特别适用于64mb或更大电容量的集成存储器单元。此外，已出现一种改良的堆叠电容器，其在圆柱的内部形成了支柱或另一个内圆柱。圆柱的内表面和外表面都可以用作有效的电容器区域，但形成于圆柱内部的支柱或内圆柱的外表面也可以被利用。
5.三维圆柱型堆叠电容器的制备一般始于电容器图案的形成，接着进行电容器氧化膜的干蚀刻以形成沟槽，在沟槽内构筑有一存储电极。接下来，通过使用包括氢氟酸或氟化铵的湿化学品的湿蚀刻制程移除电容器氧化膜。过往，当电容器的深宽比较低时，并没有在这种湿蚀刻制程中发现问题。如今，在先进的半导体制造中，至少20：1或更大的深宽比变得普遍。随着深宽比的增加，堆叠电容器的制造会遇到底部电极容易塌陷或变形的问题，这会导致底部电极的摆动。
6.一种既有用于解决堆叠电容器塌陷或变形问题的方法包括形成对齐的晶格图案于堆叠电容器的中间氮化硅层和顶部氮化硅层中。在此方法中，中间氮化硅层中晶格图案的尺寸被缩小，这会影响到电容量。由这种方法获得的堆叠电容器的电容量不足。
7.因此，需要一种可以解决堆叠电容器的塌陷或变形的方法。
8.上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不形成本公开的先前技术，且上文的「先前技术」的任何说明均不应做为本案的任一部分。


技术实现要素：

9.为了符合前述的需求，并根据本公开的目的，提供一种具有圆柱型电容器底部电极的动态随机存取存储器(dram)元件的制备方法。该制备方法的一般特征为包括下列步骤：提供具有多个接触区域的一半导体基板；依序沉积一第一氮化硅层、一第一氧化硅层、
和一第二氮化硅层于该半导体基板上；利用一第一光罩图案化该第二氮化硅层以形成具有一外围的一第一晶格图案于该第二氮化硅层上，从而露出该第一氧化硅层的下层部分；依序沉积一第二氧化硅层和一第三氮化硅层于该第二氮化硅层上；利用一第二光罩形成具有垂直穿过该第三氮化硅层、该第二氧化硅层、该第二氮化硅层、该第一氧化硅层、和该第一氮化硅层的侧壁和底部的多个通孔，从而露出所述接触区域的下层部分，其中所述通孔与第一晶格图案的该外围重叠；以一第一氮化钛层涂布所述通孔的侧壁和底部；沉积一硬掩膜于该第三氮化硅层上，从而密封所述通孔；利用该第一光罩形成具有一外围的一第二晶格图案于该硬掩膜上，从而露出该第二氧化硅层的下层部分，其中该第二晶格图案与该第一晶格图案偏移一个或多个通孔的一距离，且其中所述通孔与该第一晶格图案和该第二晶格图案的该外围重叠；沉积一高介电常数(high-k)介电层于该第三氮化硅层之上；以及非等向性蚀刻该高介电常数介电层和该第三氮化硅层直到该第二氧化硅层的下层部分露出来，并持续该蚀刻直到该第一氧化硅层和该第二氧化硅层都被移除为止。
10.在一些实施例中，依序沉积一第一氮化硅层、一第一氧化硅层、和一第二氮化硅层于该半导体基板上的步骤是通过旋涂、溅镀、原子层沉积(atomic layer deposition；ald)、原子层外延(atomic layer epitaxy；ale)、原子层化学气相沉积(atomic layer chemical vapor deposition；alcvd)、低压化学气相沉积(low-pressure chemical vapor deposition；lpcvd)、物理气相沉积(physical vapor deposition；pvd)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；pecvd)、或前述的组合来进行的。
11.在一些实施例中，利用一第一光罩图案化该第二氮化硅层以形成具有一外围的一第一晶格图案于该第二氮化硅层上的步骤是通过非等向性等离子体蚀刻来进行的。
12.在一些实施例中，依序沉积一第二氧化硅层和一第三氮化硅层于该第二氮化硅层上的步骤是通过旋涂、溅镀、原子层沉积(ald)、原子层外延(ale)、原子层化学气相沉积(alcvd)、低压化学气相沉积(lpcvd)、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)、或前述的组合来进行的。
13.在一些实施例中，利用一第二光罩形成具有垂直穿过该第三氮化硅层、该第二氧化硅层、该第二氮化硅层、该第一氧化硅层、和该第一氮化硅层的侧壁和底部的多个通孔的步骤是通过使用一含氟化合物作为一蚀刻剂的干非等向性蚀刻来进行的。
14.在一些实施例中，该含氟化合物是择自由三氟甲烷、四氟甲烷、及六氟化硫所构成的群组。
15.在一些实施例中，以一第一氮化钛层涂布所述通孔的侧壁和底部的步骤是通过旋涂、溅镀、原子层沉积(ald)、原子层外延(ale)、原子层化学气相沉积(alcvd)、低压化学气相沉积(lpcvd)、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)、或前述的组合来进行的。
16.在一些实施例中，沉积一硬掩膜于该第三氮化硅层上的步骤是通过等离子体增强化学气相沉积(pecvd)来进行的。
17.在一些实施例中，利用该第一光罩形成具有一外围的一第二晶格图案于该硬掩膜上的步骤是通过非等向性等离子体蚀刻来进行的。
18.在一些实施例中，沉积一高介电常数介电层于该第三氮化硅层之上的步骤是通过
旋涂、溅镀、原子层沉积(ald)、原子层外延(ale)、原子层化学气相沉积(alcvd)、低压化学气相沉积(lpcvd)、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)、或前述的组合来进行的。
19.在一些实施例中，非等向性蚀刻该高介电常数介电层和该第三氮化硅层直到该第二氧化硅层的下层部分的步骤是通过一热磷酸溶液进行的。
20.在一些实施例中，该第一晶格图案和该第二晶格图案具有一环形或一多边形形状。
21.在一些实施例中，该第一晶格图案和该第二晶格图案具有择自一三角形及一四边形的一多边形形状。
22.在一些实施例中，该第一晶格图案和该第二晶格图案具有择自由一矩形、一梯形、及一平行四边形所构成的群组的一四边形。
23.在本公开中，通过允许第三氮化硅层(亦即，顶部氮化硅层)上的第二晶格图案与第二氮化硅层(亦即，中间氮化硅层)上的第一晶格图案偏移一个或多个通孔的距离，圆柱型电容器底部电极的较低部分由中间氮化硅层中的第一晶格图案于一方向引导，同一圆柱型电容器底部电极的较高部分则由顶部氮化硅层中的第二晶格图案于一相反方向引导。因此，减少或消除了堆叠电容器的底部电极的塌陷或变形现象。可以显著减少堆叠电容器的底部电极的摆动现象。
24.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。形成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可做为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。
附图说明
25.本公开各方面可配合以下图式及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
26.图1是根据本公开一实施例显示具有圆柱型电容器底部电极的dram元件的制备方法的代表性流程图。
27.图2是根据本公开一实施例显示进行图1中的步骤s101后的一半导体结构的剖面图。
28.图3是根据本公开一实施例显示进行图1中的步骤s103后的一半导体结构的剖面图。
29.图4a是根据本公开一实施例显示在利用第一光罩进行图1中步骤s105的中间阶段期间的半导体基板的示意性俯视图。
30.图4b是根据本公开一实施例显示在利用第一光罩进行图1中步骤s105的中间阶段期间的半导体基板的沿着图4a中的线a-a所绘制的剖面图。
31.图4c是根据本公开一实施例显示进行图1中步骤s105后的半导体基板的剖面图。
32.图5是根据本公开一实施例显示进行图1中步骤s107后的半导体基板的剖面图。
33.图6a是根据本公开一实施例显示进行图1中步骤s109后的半导体基板的俯视图。
34.图6b是根据本公开一实施例显示进行图1中步骤s109后的半导体基板的三维剖面图。
35.图6c是根据本公开一实施例显示进行图1中步骤s109后的半导体基板的沿着图6a中的线b-b所绘制的剖面图。
36.图7a是根据本公开一实施例显示进行图1中步骤s111后的半导体基板的俯视图。
37.图7b是根据本公开一实施例显示进行图1中步骤s111后的半导体基板的沿着图7a中的线c-c所绘制的剖面图。
38.图8是根据本公开一实施例显示进行图1中步骤s113后的半导体基板的剖面图。
39.图9a是根据本公开一实施例显示在利用第一光罩进行图1中步骤s115后的半导体基板的俯视图。
40.图9b是根据本公开一实施例显示在利用第一光罩进行图1中步骤s115后的半导体基板的三维图。
41.图10是根据本公开一实施例显示进行图1中步骤s117后的半导体基板的剖面图。
42.图11是根据本公开一实施例显示进行图1中步骤s119后的半导体基板的圆柱型电容器底部电极的部分剖面图。
43.其中，附图标记说明如下：
44.10：制备方法
45.201：半导体基板
46.203：接触区域
47.205：第一氮化硅层
48.207：第一氧化硅层
49.209：第二氮化硅层
50.211：第一光罩
51.213a：第一晶格图案
52.213b：凹槽
53.213c：第二晶格图案
54.213d：凹槽
55.215：第二氧化硅层
56.217：第三氮化硅层
57.219a：通孔图案
58.219b：通孔
59.218：第二光罩
60.221：第一氮化钛层
61.223：硬掩膜
62.225：高介电常数介电层
63.s101：步骤
64.s103：步骤
65.s105：步骤
66.s107：步骤
67.s109：步骤
68.s111：步骤
69.s113：步骤
70.s115：步骤
71.s117：步骤
72.s119：步骤
具体实施方式
73.为达简洁的目的，此处可详述也可不详述与半导体元件和集成电路(integrated circuit；ic)制造相关的传统技术。此外，此处所述的各种作业和制程步骤可以合并到此处没有详述的额外步骤或功能的更全面的步骤或制程中。特别地，由于半导体元件和基于半导体ic的各个制备步骤为现有的，所以为了简洁起见，在此将不提供现有的制程细节，而仅简要地提供或是完全省略许多传统步骤的描述。
74.以下使用特定语言描述图式中所示本公开的实施例或示例。应理解的是，于此并不意图限制本公开的范围。所述实施例的任何改变或修改，以及本文中所述原则的任何进一步应用，对于与本公开相关的本技术领域具有通常知识者来说，都被视为是会正常发生的。在所有实施例中可以重复使用参考符号，但这不一定意味着一实施例的部件适用于另一实施例，即使它们使用相同的参考符号。
75.应理解的是，尽管本文可以使用第一、第二、第三等用词来描述各种元件、组件、区域、层、或部分，但是这些元件、组件、区域、层、或部分不受限于这些用词。相反地，这些用词仅用于区分一个元件、组件、区域、层、或部分与另一元件、组件、区域、层、或部分。因此，在不悖离本公开概念教示的情况下，以下所讨论的第一元件、组件、区域、层、或部分可以被称为第二元件、组件、区域、层、或部分。
76.在此使用的用词仅出于描述特定示例实施例的目的，且不用于限制本公开的概念。如本文所使用的，除非上下文另外明确指出，单数形式的“一(a/an)”和“该”也包括复数形式。应理解的是，用词“包括(comprises)”和“包含(comprising)”在本说明书中使用时指出所述的部件、整数、步骤、操作、元件、或构件的存在，但不排除一或多个部件、整数、步骤、操作、元件、构件、或前述的组合的存在或增加。
77.此外，此处用到与空间相关的用词，例如：“在
…
下方”、“下方”、“较低的”、“之上”、“较高的”、及其类似的用词是为了便于描述图式中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖图式所描绘的方位之外的使用中或操作中的元件的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
78.如此处所使用的，本公开使用用词“图案”和“图案化”来描述形成预定图案于表面上的操作。图案化操作包括各种步骤和制程，并根据不同的实施例而变化。在一些实施例中，图案化制程用来对既有的膜或层进行构图。在一些实施例中，图案化制程包括形成掩膜于既有的膜或层上并通过蚀刻或其他移除制程来移除未被遮蔽的膜或层。掩膜可以是一光
阻或一硬掩膜。在一些实施例中，图案化制程用以直接形成图案层于表面上。图案化制程包括形成一感光膜于表面上、进行一微影制程、和进行一显影制程。剩余的感光膜被保留并集成至半导体元件中。
79.在先进制造技术中，制程窗口需要注意更多问题。dram单元中的阵列区域和外围区域在dram单元的生产制程完成后具有不同的图案密度并具有不同的功能。因此，阵列区域和外围区域的制程窗口差异非常显著。通常，它们各自的电路图案可能不会同时形成。
80.将参照具有编号部件的图式来详述本公开。应注意的是，图式是以大量简化的形式且不是按比例绘制的。此外，已将尺寸放大以提供对本公开的清楚说明和理解。
81.图1是根据本公开一实施例显示具有圆柱型电容器底部电极的dram元件的制备方法10的代表性流程图。图2、图3、图4a、图4b、图4c、图5、图6a、图6b、图6c、图7a、图7b、图8、图9a、图9b、图10和图11是根据本公开一些实施例显示进行该方法的步骤之后的半导体结构的示意性俯视图、剖面图、三维剖面图或三维图。
82.参照图1和图2，在步骤s101中提供具有多个接触区域203的一半导体基板201。在本公开中，用词“基板”意指并包括一基础材料或构造，材料形成于其上。应理解的是，基板可以包括单一材料、多个不同材料的层、其中具有不同材料或不同结构的区域的一层或多层、或其他类似的配置。这些材料可以包括半导体、绝缘体、导体、或前述的组合。例如，半导体基板201可以是半导体基板、支持结构上的基础半导体层、金属电极、或其上形成有一或多层、结构或区域的半导体基板。半导体基板201可以是传统硅基板或包括半导体材料层的其他块状基板。在一些实施例中，半导体基板201可以是硅(si)基板、锗(ge)基板、硅锗(sige)基板、蓝宝石上硅(silicon-on-sapphire；sos)基板、石英上硅(silicon-on-quartz)基板、绝缘体上硅(silicon-on-insulator；soi)基板、第iii-v族化合物半导体、前述的组合、或其类似材料。
83.参照图1和图3，在步骤s103中，依序沉积一第一氮化硅层205、一第一氧化硅层207、和一第二氮化硅层209于半导体基板201上。可以利用像是旋涂、溅镀、原子层沉积(atomic layer deposition；ald)、原子层外延(atomic layer epitaxy；ale)、原子层化学气相沉积(atomic layer chemical vapor deposition；alcvd)、低压化学气相沉积(low-pressure chemical vapor deposition；lpcvd)、物理气相沉积(physical vapor deposition；pvd)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；pecvd)、或前述的组合来进行步骤s103。
84.参照图1、图4a、图4b和图4c，在步骤s105中，利用一第一光罩211和非等向性等离子体蚀刻进行第二氮化硅层209的图案化，以形成一第一晶格图案213a于第二氮化硅层209上，并且继续进行蚀刻直到第一晶格图案213a内第二氮化硅层209的部分被移除并露出第一氧化硅层207的下层部分。因此，形成相应于第一光罩211的第一晶格图案213a的凹槽213b于第二氮化硅层209中。
85.参照图1和图5，在步骤s107中，依序沉积一第二氧化硅层215和一第三氮化硅层217于第二氮化硅层209之上。第二氮化硅层209中的凹槽213b也填充有与第二氧化硅层215相同的材料。可以利用像是旋涂、溅镀、原子层沉积(ald)、原子层外延(ale)、原子层化学气相沉积(alcvd)、低压化学气相沉积(lpcvd)、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)、或前述的组合来进行步骤s107。
86.参照图1、图6a、图6b、和图6c，在步骤s109中，利用具有通孔图案219a的第二光罩218和非等向性等离子体蚀刻来图案化第三氮化硅层217。继续进行非等向性等离子体蚀刻直到具有侧壁和底部的通孔219b形成于第三氮化硅层217、第二氧化硅层215、第二氮化硅层209、第一氧化硅层207、和第一氮化硅层205中，从而露出接触区域203的下层部分。在本公开中，步骤s109是通过使用含氟化合物作为蚀刻剂的干非等向性蚀刻来进行的。优选地，含氟化合物是择自三氟甲烷、四氟甲烷、及六氟化硫。
87.参照图1、图7a、和图7b，在步骤s111中，以一第一氮化钛层221涂布通孔219b的侧壁和底部。可以利用像是旋涂、溅镀、原子层沉积(ald)、原子层外延(ale)、原子层化学气相沉积(alcvd)、低压化学气相沉积(lpcvd)、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)、或前述的组合来进行步骤s111。
88.参照图1和图8，在步骤s113中，沉积一硬掩膜223于第三氮化硅层217上，从而密封通孔219b。在本发明一优选实施例中，步骤s113是通过等离子体增强化学气相沉积(pecvd)来进行的。
89.请参照图1、图9a、和图9b，在步骤s115中，利用第一光罩211和非等向性等离子体蚀刻进行第三氮化硅层217的图案化，以形成第二晶格图案213c于第三氮化硅层217上，并且继续进行蚀刻直到第二晶格图案213c内第三氮化硅层217的部分被移除并露出第二氧化硅层215的下层部分。因此，形成相应于第一光罩211的第二晶格图案213c的凹槽213d于第三氮化硅层217中。第二晶格图案213c与第一晶格图案213a偏移一个或多个通孔的距离。通孔219b与第一晶格图案213a和第二晶格图案213c的外围重叠。
90.参照图1和图10，在步骤s117中，沉积一高介电常数(high-k)介电层225于第三氮化硅层217之上。可以利用像是旋涂、溅镀、原子层沉积(ald)、原子层外延(ale)、原子层化学气相沉积(alcvd)、低压化学气相沉积(lpcvd)、物理气相沉积(pvd)、等离子体增强化学气相沉积(pecvd)、或前述的组合来进行步骤s117。
91.参照图1和图11，在步骤s119中，通过一热磷酸溶液对高介电常数介电层225和第三氮化硅层217进行非等向性蚀刻。如图11所示，圆柱型电容器底部电极的较低部分是由第二氮化硅层209(亦即，中间氮化硅层)中的第一晶格图案213a于一方向上引导，而同一圆柱型电容器底部电极的较高部分则是由第三氮化硅层217(亦即，顶部氮化硅层)中的第二晶格图案213c于一相反方向上引导。通常，第一晶格图案213a和第二晶格图案213c可以具有环形或多边形形状，像是三角形或四边形。根据本公开一实施例，第一晶格图案213a和第二晶格图案213c具有择自矩形、梯形、及平行四边形所构成的群组的四边形。
92.在本公开中，通过允许第二氮化硅层(亦即，顶部氮化硅层)上的第二晶格图案与第一氮化硅层(亦即，中间氮化硅层)上的第一晶格图案)偏移一个或多个通孔的距离，圆柱型电容器底部电极的较低部分由中间氮化硅层中的第一晶格图案于其中一侧引导，而同一圆柱型电容器底部电极的较高部分则由顶部氮化硅层中的第二晶格图案于另一侧引导。因此，减少或消除了堆叠电容器的底部电极的塌陷或变形现象。可以显著减少堆叠电容器的底部电极的摆动现象。
93.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，且以其他制程或前述的组合替代上述的许多制程。
94.再者，本技术案的范围并不受限于说明书中该的制程、机械、制造、物质形成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文该的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质形成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质形成物、手段、方法、或步骤是包含于本技术案的权利要求书内。