组合式半导体装置封装系统的制作方法

组合式半导体装置封装系统


背景技术：

1.本公开大体上涉及用于半导体存储器装置(例如，nand快闪装置)的封装及其制造，且更具体地说，涉及用于配置成同时且直接耦合到衬底(例如，印刷电路板)和另一半导体存储器装置的半导体存储器装置的封装。
2.随着人工智能(ai)、物联网(iot)和自主车辆等需要大量数据存储的产品和计算机技术越来越普遍，对数据存储空间的需求呈指数级增长。半导体存储器装置通常包含一个或多个半导体装置封装，每一半导体装置封装包含具有相关联数据存储容量的半导体芯片。可包含在单个半导体存储器装置上的半导体封装的数目以及因此得到的总存储容量受到半导体存储器装置的物理大小和散热要求的限制。另外，半导体存储器装置的物理大小通常受到现有形状因数要求(例如，印刷电路板的尺寸等等)的限制。
3.因此，需要增加半导体装置的存储容量，同时不增加半导体装置的大小。


技术实现要素：

4.在一个实施例中，存在一种包含第一半导体装置封装的组合式半导体装置封装。第一半导体装置封装包含：第一半导体芯片，其容纳在第一壳体内；第一衬底，其在第一衬底的第一侧上耦合到第一壳体，第一衬底包含第一多个焊球和第二多个焊球，第一多个焊球和第二多个焊球各自与第一半导体芯片电通信；以及多个导电垫，其在第一衬底的第二侧上直接耦合到第一衬底，第一衬底的第二侧与第一侧相对，多个导电垫与第一多个焊球和第二多个焊球电通信。所述组合式半导体装置封装进一步包含第二半导体装置封装。第二半导体装置封装包含：第二半导体芯片，其容纳在第二壳体内；以及第三多个焊球，其与第二半导体芯片电通信，第三多个焊球耦合到第一半导体装置封装的多个导电垫。
5.在一些实施例中，第一衬底配置成将第一半导体芯片和第二半导体芯片中的每一个电耦合到第一多个焊球和第二多个焊球。在一些实施例中，第一多个焊球和第二多个焊球定位在第一壳体周围的相对区域处。在一些实施例中，多个导电垫定位在第一衬底的第一多个焊球与第二多个焊球之间。在一些实施例中，所述组合式半导体装置封装进一步包含第二衬底，所述第二衬底包含开口且所述组合式半导体装置封装配置成耦合到所述第二衬底，第二壳体经设定大小以延伸穿过印刷电路板中的开口。
6.在一些实施例中，第一衬底的第一多个焊球和第二衬底的第二多个焊球配置成将第一半导体装置封装和第二半导体装置封装电耦合到第二衬底。在一些实施例中，第一衬底包含多个连接元件，所述多个连接元件将第一半导体装置封装的第一半导体芯片和第一半导体装置封装的多个导电垫电耦合到第一衬底的第一多个焊球和第二多个焊球。在一些实施例中，第一衬底包含定位在第一半导体装置封装的第一壳体与多个导电垫之间的内部部分，以及围绕内部部分的外边缘延伸且与内部部分一体形成的外部部分。在一些实施例中，内部部分的厚度小于外部部分的厚度。在一些实施例中，第一半导体装置封装的第一壳体和第二半导体装置封装的第二壳体具有大体上相同的宽度。
7.在另一实施例中，存在一种组合式半导体装置封装，其包含用于电耦合一个或多
个存储构件的第一封装构件。第一封装构件包含：用于容纳用于提供第一数据存储容量的第一存储构件的第一壳体构件；用于提供与第一壳体构件的电通信的第一衬底构件，第一衬底构件直接耦合到第一壳体构件且包含用于向第一存储构件传输以及从第一存储构件接收电信号的第一接触构件，第一接触构件与第一衬底构件电通信；以及用于提供与第一接触构件的电通信的第二接触构件，第二接触构件耦合到第一衬底构件且与第一壳体构件相对。所述组合式半导体装置封装进一步包含用于提供用于提供第二数据存储容量的第二存储构件的第二封装构件。第二封装构件包含：用于容纳第二存储构件的第二壳体构件；以及用于提供与第二存储构件的电通信的第三接触构件，第三接触构件电耦合到第二接触构件，使得第二存储构件与第一衬底构件电通信。在一些实施例中，第一衬底构件配置成将第一封装构件耦合到第二衬底构件。在一些实施例中，第二电通信构件包含一个或多个接收构件，所述接收构件配置成接收第一封装构件和第二封装构件中的至少一个。
8.在另一实施例中，存在一种包含组合式半导体装置封装的半导体装置。所述组合式半导体装置封装包含第一半导体装置封装，所述第一半导体装置封装具有：第一半导体芯片，其容纳在第一壳体内；第一衬底，其在第一衬底的第一侧上耦合到第一壳体，第一衬底包含第一多个焊球和第二多个焊球，第一多个焊球和第二多个焊球各自与第一半导体芯片电通信；以及多个导电垫，其在第一衬底的第二侧上直接耦合到第一衬底，第一衬底的第二侧与第一侧相对，多个导电垫与第一多个焊球和第二多个焊球电通信。所述组合式半导体装置封装进一步包含第二半导体装置封装，所述第二半导体装置封装具有：第二半导体芯片，其容纳在第二壳体内；以及第三多个焊球，其与第二半导体芯片电通信，第三多个焊球耦合到第一半导体装置封装的多个导电垫。所述半导体装置进一步包含第二衬底，所述第二衬底具有顶部表面、与顶部表面相对的底部表面，以及从顶部表面延伸到底部表面的一个或多个开口，且第一多个焊球和第二多个焊球耦合到第二衬底，且第二壳体至少部分地延伸穿过第二衬底中的一个或多个开口中的第一开口。
9.在一些实施例中，第一衬底配置成将第一半导体装置封装的第一半导体芯片和第二半导体装置封装的第二半导体芯片电耦合到第一半导体装置封装的第一多个焊球和第二多个焊球。在一些实施例中，多个导电垫定位在第一多个焊球与第二多个焊球之间。在一些实施例中，第一衬底包含定位在第一壳体与多个导电垫之间的内部部分，以及围绕内部部分的外边缘延伸并且与内部部分一体形成的外部部分。在一些实施例中，第一半导体装置封装的第一多个焊球和第二多个焊球以彼此相对的方式耦合到第一衬底的外部部分。在一些实施例中，第一衬底的内部部分的厚度小于第一衬底的外部部分的厚度。在一些实施例中，第二衬底进一步包含配置成电耦合到第一半导体装置封装的第一多个焊球的第一多个导电垫，以及配置成电耦合到第一半导体装置封装的第二多个焊球的第二多个导电垫，第一多个导电垫定位在一个或多个开口中的第一开口的第一侧附近，且第二多个导电垫接定位在第一开口的与第一侧相对的第二侧附近。
附图说明
10.当结合附图阅读时，将更好地理解前述概述以及以下详细描述。出于说明本公开的目的，在附图中展示当前优选的实施例，其中相同的参考标号始终指示相同的元件。然而，应注意，本公开的各方面可以不同形式体现且因此不应理解为受限于本文中所阐述的
所说明的实施例。在附图中说明的元件未必按比例绘制，而是可能已被放大以突出其中主题的重要特征。此外，可以通过省略对于理解所公开的实施例未必需要的元件来简化附图。
11.在附图中：
12.图1a为用于半导体存储器装置的第一封装的底部平面示意图；
13.图1b为用于图1a的半导体存储器装置的第一封装的侧部横截面示意图；
14.图1c为用于图1a的半导体存储器装置的第一封装的侧部横截面详细视图；
15.图2a为用于半导体存储器装置的第二封装的底部平面示意图；
16.图2b为用于图2a的半导体存储器装置的第二封装的侧部横截面示意图；
17.图3a为图1a的第一封装和图1b的第二封装的侧部横截面图，所述第一封装和所述第二封装彼此间隔开并对准；
18.图3b为组合式半导体装置封装的侧部横截面图；
19.图4a到4c为用于图1a和2a的第一封装和第二封装的电耦合构件的侧部横截面图；
20.图5a为用于接收组合式半导体装置封装的衬底的顶部平面示意图；
21.图5b为图5a的衬底的侧部横截面图；以及
22.图6为使图3b的组合式半导体装置封装耦合到其上的图5a的衬底的侧部横截面图。
具体实施方式
23.现将在下文中参考附图更全面地描述本主题，在所述附图中展示代表性实施例。然而，本主题可以不同形式体现，且不应解释为受限于本文中所阐述的实施例。相反，提供这些实施例是为了描述和实现本领域的技术人员。
24.参考图1a到6展示了用于在印刷电路板的开口内提供堆叠的半导体存储器装置结构的系统。在一些实施例中，印刷电路板中的开口可延伸穿过印刷电路板的厚度。
25.参考图1a到1b，根据本公开的示例性实施例展示了用于半导体存储器装置(例如，nand封装)的大体上标示为100的第一封装。用于半导体存储器装置的第一封装100(也被称为第一nand封装100)可包含用于容纳第一半导体存储器芯片(例如，图1c中展示的第一nand芯片103)的壳体102以及耦合到壳体102的第一衬底104。第一衬底104可直接耦合到壳体102。在一些实施例中，第一衬底104直接耦合到壳体102且从壳体102的壁102a、102b、102c和102d向外延伸。在一些实施例中，壳体102延伸穿过第一衬底104(参见图1b)。在其它实施例中，第一衬底104耦合到壳体102的底部表面102e(参见图1c)。在一些实施例中，第一nand封装100可包含与第一衬底104电通信的多个导电垫106。在一些实施例中，多个导电垫106以阵列布置在壳体102的底部表面102e上。举例来说，在所说明的实施例中，多个导电垫可以4
×
11阵列布置在壳体102的底部表面102e上。在其它实施例中，可使用不同的阵列大小。多个导电垫106中的每一导电垫可对应于半导体存储器装置的不同电输入或输出(例如，功率、存储器和/或控制功能性)。举例来说，导电垫106a可与半导体存储器装置的电压输入引脚电通信，使得当对应半导体存储器装置耦合到多个导电垫106时，可通过导电垫106a将电压传输到半导体存储器装置。应理解，为简洁起见，将不详细地描述多个导电垫106中的导电垫中的每一个的功能性。在一些实施例中，多个导电垫106可为多个铜垫。
26.在一些实施例中，第一衬底104可包含内部部分105以及从内部部分的外边缘延伸
的外部部分107。在一些实施例中，壳体102可直接耦合到内部部分105。在一些实施例中，内部部分105可从壳体102的壁102a、102b、102c和102d向外延伸。在一些实施例中，内部部分105和外部部分107一体地形成。在一些实施例中，外部部分107的厚度可大于内部部分105的厚度。在其它实施例中，内部部分105和外部部分107可具有大体上相同的厚度。外部部分107可具有耦合到其上的多个焊球，所述多个焊球配置成将第一nand封装100电耦合到与第一衬底104分离且不同的第二衬底(例如，印刷电路板)，如在图6中更详细地论述。在一些实施例中，第一多个焊球108可耦合到外部部分107的第一侧107a，且第二多个焊球110可耦合到外部部分107的第二侧107b。第一多个焊球108可以阵列布置成沿着第一侧107a延伸。第二多个焊球110可以阵列布置成沿着第二侧107b延伸。在一些实施例中，多个导电垫106、第一多个焊球108和/或第二多个焊球110可定位在第一nand封装100上，使得它们面向大体上相同的方向。举例来说，如图1a中所展示，多个导电垫106、第一多个焊球108和第二多个焊球110在相同方向上都从第一nand封装100面向外。在一些实施例中，第一多个焊球108和第二多个焊球110处于第一平面p1中。在一些实施例中，多个导电垫106处于第二平面p2中。在一些实施例中，平面p1平行于平面p2。在一些实施例中，平面p1与平面p2间隔开。第一多个焊球108和第二多个焊球110中的每一焊球可对应于半导体存储器装置的不同电输入或输出(例如，功率、存储器和/或控制功能性)。举例来说，焊球108a可与半导体存储器装置的电压输入电通信，使得可通过焊球108a将电压传输到与焊球108a电通信的半导体存储器装置的对应电压输入引脚。
27.参考图1c，在一些实施例中，第一多个焊球108和/或第二多个焊球110可与容纳在壳体102和多个导电垫106内的半导体芯片(例如，第一nand芯片103)中的一个或多个电通信。举例来说，焊球108a可经由一个或多个连接元件112与导电垫106a和第一nand芯片103电通信。在一些实施例中，一个或多个连接元件112可为容纳在壳体102和/或第一衬底104内的多个导电线和/或迹线。举例来说，多个连接元件112可在第一衬底104内从外部部分107的第一侧107a或第二侧107b中的一个延伸到内部部分105或在壳体102内延伸以将多个焊球108电耦合到第一nand芯片103和多个导电垫106。内部部分105可定位在壳体102与多个导电垫106之间。内部部分105的厚度可经大小设定以允许多个连接元件112中的一个或多个连接元件安置于内部部分105的厚度内。在图1c中，存在示出为在第一衬底104内延伸的多个连接元件112，所述多个连接元件不具备参考标号以便防止所述图的过度拥挤。然而，应理解，任何数目的连接元件112可延伸遍及第一衬底104，使得第一多个焊球108和第二多个焊球110中的每一焊球与第一nand芯片103的至少一个对应引脚和多个导电垫106的至少一个导电垫电通信。
28.在一些实施例中，导电垫106的阵列可配置成将第二nand封装耦合到第一nand封装100。参考图2a到2b，展示了根据本公开的示例性实施例的大体上标示为200的第二nand封装。第二nand封装200可包含配置成容纳第二半导体存储器芯片(例如，第二nand芯片)(未图示)的壳体202。壳体202可包含与壳体202内容纳的第二半导体存储器芯片电通信的多个焊球204。在一些实施例中，多个焊球204可以焊球阵列布置在壳体202上。在一些实施例中，多个焊球204可耦合到壳体202的底部表面206。包含于多个焊球204中的每一焊球可对应于半导体存储器装置(例如，第二nand芯片)的不同电输入或输出(例如，功率、存储器和/或控制功能性)。举例来说，焊球204a可与壳体202内容纳的第二nand芯片的电压输入引
脚电通信，使得可通过导电垫106a将电压传输到第二nand芯片。
29.在一些实施例中，多个焊球204可布置在壳体202上，使得所述多个焊球被配置成与第一nand封装100的多个导电垫106对准。在一些实施例中，对应于第二nand芯片的不同电输入和输出的多个焊球204可布置在壳体202上，使得所述多个焊球与多个导电垫106的对应电输入和/或输出对称。举例来说，焊球204a和导电垫106a两者均可对应于电压输入。焊球204a定位在由多个焊球204形成的阵列的左上角处，而导电垫106a定位在由多个导电垫106形成的阵列的左下角处。在此实例中，多个焊球204关于第一nand封装100的第一轴线a1与多个导电垫106对称。在其它实施例中，多个焊球204可布置在壳体202上，使得所述多个焊球关于轴线a2对称。举例来说，焊球204a可定位在多个焊球204的右下角处。在其它实施例中，多个焊球204可定位在壳体202上的对应于多个导电垫106的相同位置中。举例来说，焊球204a可定位在由多个焊球204形成的阵列的左下角处。
30.多个焊球204中的每一焊球的放置和多个导电垫106中的每一导电垫的放置可以任何布置的方式布置在相应的壳体102、202上，使得当第二nand封装200耦合到第一nand封装100时，对应于相同电输入或输出的焊球和导电垫直接耦合到彼此。参考图3a到3b，展示了将第一nand封装100耦合到第二nand封装200的实例。参考图3a，第二nand封装200与第一nand封装100对准且定位在第一nand封装100上方。在此实例中，焊球204a与导电垫106a对准。在一些实施例中，壳体202的宽度w2可大体上与壳体102的宽度w1相同，如图3a中所展示。在其它实施例中，壳体202的宽度w2可小于或大于壳体102的宽度w1。在一些实施例中，壳体202的宽度w2可小于第一衬底104的外部部分107的第一侧107a与第二侧107b之间的宽度w3。
31.参考图3b，第二nand封装200和第一nand封装100可耦合在一起以形成组合式nand封装300。在一些实施例中，第二nand封装200可耦合到第一nand封装100，使得第二nand封装200与第一衬底104电通信。在一些实施例中，第二nand封装200可通过将多个焊球204焊接到多个导电垫106而耦合到第一nand封装。在一些实施例中，第一多个焊球108和/或第二多个焊球110中的一个或多个可与第二nand封装200电通信。举例来说，安置于第一衬底104内的一个或多个连接元件112可将直接耦合到第一衬底104的焊球电耦合到第二nand封装200。
32.在一些实施例中，第二nand封装200的多个焊球204电耦合到第一nand封装100的多个导电垫106，所述多个导电垫又经由连接元件112连接到第一多个焊球108和第二多个焊球110。在一些实施例中，组合式nand封装300可配置成将信号从容纳在壳体202内的第一nand芯片103和第二nand芯片路由到第一多个焊球108和/或第二多个焊球110。举例来说，来自壳体202内的第二nand芯片的信号可经由连接元件112通过第一衬底104的内部部分105从多个导电垫106向外路由到第一多个焊球108和/或第二多个焊球110。连接元件112可连接到第一nand芯片103的内部连接，使得来自第一nand芯片103的信号经由连接元件112通过第一衬底104的内部部分105向外路由到第一多个焊球108和/或第二多个焊球110。在一些实施例中，来自第一nand芯片103的一个或多个信号可与来自容纳在壳体202内的第二nand芯片的信号一样。举例来说，来自第一nand芯片103和第二nand芯片的功率信号可为一样的。在一些实施例中，来自第一nand芯片103的一个或多个信号可能与来自容纳在壳体202内的第二nand芯片的信号不一样。在一些实施例中，第一nand封装100可具有以字节为单位测量的第一相关联存储容量(例如，256千兆字节、512千兆字节、1太字节)，且第二nand
封装200可具有第二相关联存储容量(例如，256千兆字节、512千兆字节、1太字节)。组合式nand封装300的存储容量可等于第一相关联存储容量与第二相关联存储容量相加。
33.在图1a到3b中所展示的实施例中，第一nand封装100包含多个导电垫106，且第二nand封装200包含配置成耦合到多个导电垫106的对应多个焊球204。然而，将理解，第一nand封装100可包含多个焊球而不是多个导电垫106，且第二nand封装200可包含对应多个导电垫而不是多个焊球204。在上文所描述的实例中，焊球可大体上为球形形状，且导电垫可大体上为圆柱形形状，如图4a中所展示。在其它实施例中，焊球404可大体上为凸形形状，且导电垫402可大体上为凹形形状，如图4b中所展示。在其它实施例中，第一nand封装100和第二nand封装200可包含如图4c中所展示的非焊接接头而不是包含多个焊球204和多个导电垫106。举例来说，导电垫106可替换为引脚408，且焊球204可替换为用于接收引脚408的孔或插座410，反之亦可。插座410和引脚408可形成与干触点的公型和母型连接，使得可以通过将机械力施加到引脚408和插座410中的一个或多个来使引脚408耦合到插座410以及使引脚408与插座410解耦。举例来说，具有插座410的壳体202可被按压到具有引脚408的壳体102上或从中拔出，反之亦可。
34.组合式nand封装300可配置成耦合到计算机存储媒体装置(例如，半导体存储装置、固态存储驱动器)的衬底(例如，印刷电路板)。参考图5a到5b，展示了配置成接收组合式nand封装300的大体上标示为500的第二衬底。在一些实施例中，第二衬底500可为印刷电路板。在一些实施例中，第二衬底500具有符合nand快闪装置的现有形状因数尺寸(例如，m.2、msata、u.2、nf1、xfmexpress、edsff、nvm express、pci express)的长度l
p
和宽度w
p
。第二衬底500可符合半导体存储装置的任何形状因数或用于衬底应用(例如，印刷电路板应用)的任何形状因数，其中包含共同信号和功能的其它电子装置(例如，动态随机存取存储器、静态随机存取存储器、专用集成电路)在所述衬底上配对。在一些实施例中，长度l
p
和宽度w
p
中的一个或多个可能不符合现有形状因数尺寸。第二衬底500可具有顶部表面502和与顶部表面相对安置的底部表面504。第二衬底500可包含穿过第二衬底500的厚度t
p
从顶部表面502延伸到底部表面504的一个或多个开口506。开口506可允许组合式nand封装300耦合到第二衬底500，使得nand封装300的一部分延伸穿过开口506。通过提供组合式nand封装300的一部分可从中延伸穿过的开口506，组合式nand封装300可耦合到第二衬底500，而不需要将第二衬底500放大超出现有形状因数尺寸。一个或多个开口506可经设定大小以使得壳体102和/或壳体202中的一个或多个可以穿过开口506。举例来说，一个或多个开口506的宽度wo和长度lo可大于或等于壳体102、202的宽度和长度。在一些实施例中，一个或多个开口506经大小设定以使得第一nand封装100的第一衬底104不能穿过开口506。举例来说，开口506的宽度wo和长度lo可小于第一衬底104的外部部分107的宽度和长度。
35.在一些实施例中，第二衬底500包含多个导电垫，所述多个导电垫在用于接收第一衬底104的焊球的每一开口506附近耦合到第二衬底500。在一些实施例中，第一多个导电垫508在开口506的左侧壁附近耦合到第二衬底500。在一些实施例中，第二多个导电垫510在开口506的右侧壁附近耦合到第二衬底500。在一些实施例中，第一多个导电垫508和第二多个导电垫510配置成接收第一多个焊球108和第二多个焊球110，以将组合式nand封装300电耦合到第二衬底500。在图5a到5b中所展示的实施例中，第二衬底500包含两个开口506。在其它实施例中，取决于第二衬底500的大小和对应的组合式nand封装300的大小，第二衬底
500可包含少于或多于两个开口(例如，一个开口、三个开口、四个开口、五个开口)。
36.参考图6，展示了使两个组合式nand封装300a和300b耦合到其上的第二衬底500的侧部横截面图。在一些实施例中，每一组合式nand封装300a和300b至少部分地延伸穿过pcb 500中的对应开口506a和506b。在一些实施例中，第一nand封装100a、100b的第一衬底104a、104b分别以电气和机械方式耦合到安置在开口506a和506b附近的导电垫。在一些实施例中，第二nand封装200a、200b分别定位在开口506a和506b内，且从第二衬底500的底部表面504向外延伸。在其它实施例中，第二nand封装200a、200b分别定位在开口506a和506b内，且并不从第二衬底500的底部表面504向外延伸。
37.在图6中所展示的实施例中，总共存在四个nand封装100a、100b、200a、200b，每一nand封装容纳具有相关联存储容量的单独且不同的nand芯片。pcb 500可用于nand快闪存储装置(例如，m.2形状因数固态驱动器)中，使得nand快闪存储装置的存储容量将等于nand封装100a、100b、200a和200b的存储容量的组合总和。以此方式将组合式nand封装300a、300b耦合到pcb 500可在pcb 500上的将在常规nand快闪存储装置中用于容纳两个nand封装的区域内提供四个nand封装的总存储容量。另外，以此方式耦合到第二衬底500的组合式nand封装300a、300b可减少沿着第二衬底500与四个nand封装介接所需的信号迹线长度，由此减少信号等待时间。
38.本领域的技术人员应了解，可在不脱离其广泛发明性概念的情况下对上文展示和描述的示例性实施例作出改变。因此，应理解本发明不限于所展示和描述的示例性实施例，但是希望涵盖如由权利要求所定义的在本发明的精神和范畴内的修改。举例来说，示例性实施例的具体特征可以是或可以不是所要求的发明的一部分并且可以将所公开的实施例的各种特征进行组合。“右”、“左”、“下部”和“上部”这些词在参考的附图中用来标明方向。“向内”和“向外”这些词分别指代朝向和远离具有多表面迹线接口的球栅阵列的几何中心的方向。本文中除非具体阐述，否则术语“一(a/an)”和“所述”不限于一个元件，而是应理解为意指“至少一个”。
39.应理解，已经将本发明的图式和描述中的至少一些简化以集中于与本发明的清楚理解相关的元件，同时为清楚起见，排除本领域普通技术人员将了解也可以构成本发明的一部分的其它元件。然而，由于此类元件在所属领域中是众所周知的并且由于它们不一定有助于更好地理解本发明，因此本文中未提供对此类元件的描述。
40.此外，就本发明的方法不依赖于本文中所阐述的步骤的特定次序来说，步骤的特定次序不应解释为对权利要求书的限制。针对本发明的方法的任何权利要求不应限于以所写次序执行其步骤，并且本领域的技术人员可以容易了解，步骤可以变化并且仍保持在本发明的精神和范畴内。