电子模块的制作方法

电子模块
1.本技术是申请号为201711297250.6、申请日为2017年12月08日、发明名称为“电子模块”的中国发明专利申请的分案申请。
技术领域
2.本发明有关于一种电子模块，特别是把在不同独立线路所使用的不同线圈整合成单一产品的电子模块。


背景技术：

3.电感为一种以磁场型式储存能量的被动电子元件。电感最简单的形式为包含一线圈。电感的电感值(inductance)直接正比于线圈的匝数。电感的电感值也视线圈的半径和线圈缠绕的材料而定。然而，在多个不同独立线路分别使用不同电感值的多个电感元件不仅会增加成本，也会增加系统的体积以及布局的复杂度。因此，业界极需解决上述问题的技术方案。


技术实现要素：

4.本发明公开了一电子模块，包含不同电感值的多个电感于一基板上，该多个电感可以分别在不同独立线路上使用，以解决上述问题，从而减少系统的体积以及布局的复杂度。
5.在一个实施例中，一电子模块包含：一基板，具有一上表面和一下表面；多个线圈，配置在该基板的该上表面上，其中各个该线圈包含相对应的一第一端点与一第二端点；以及一成型(molding)本体，配置在该基板上以包覆该多个线圈，其中所述各个该线圈相对应的第一端点和第二端点分别电耦接(coupled)于所述电子模块的相对应的一第一电极和一第二电极。
6.在一个实施例中，一间隙(gap)形成在一第一线圈和一第二线圈之间的该成型本体中，其中一非磁性材料配置在该间隙中。
7.在一个实施例中，该间隙从该成型本体的上表面延伸至该基板的该上表面。
8.在一个实施例中，各个该线圈对应的该第一电极和对应的该第二电极配置在该基板的该下表面上。
9.在一个实施例中，该非磁性材料为环氧化物(epoxy)或金属材料。
10.在一个实施例中，各个该线圈形成一电感且至少两个电感具有不同的电感值(inductance)。
11.在一个实施例中，各个该线圈由一导线(conductor wire)形成。
12.在一个实施例中，各个该线圈由至少一导电层形成。
13.在一个实施例中，该成型本体包含一磁性材料。
14.在一个实施例中，该成型本体包含延伸至各个该线圈的中空空间的一磁性材料。
15.在一个实施例中，一磁芯配置在各个该线圈的中空空间内。
16.在一个实施例中，该磁芯为一t芯(t-core)。
17.在一个实施例中，该磁芯为一i芯(i-core)。
18.在一个实施例中，该成型本体包覆该基板的侧表面。
19.在一个实施例中，该成型本体包覆该基板的侧表面和部分的下表面，其中该多个电极配置在该基板的该下表面上且从该成型本体露出(exposed)。
20.在一个实施例中，至少一导电层配置在该成型本体的上表面上，且至少一元件配置在该成型本体的上表面上方且电性连接该至少一导电层。
21.在一个实施例中，各个该电感具有不同的电感值。
22.在一个实施例中，至少一导电层和至少一绝缘层配置在该基板的该下表面上，且至少一元件配置在该至少一导电层和该至少一绝缘层中，其中该至少一元件电性连接该至少一导电层，其中该多个电极配置在该至少一绝缘层的下表面上。
23.在一个实施例中，一电子模块包含：一基板，具有一上表面和一下表面；多个线圈，配置在该基板的该上表面上，其中各个该线圈包含相对应的一第一端点与一第二端点；以及一成型(molding)本体，配置在该基板上以包覆该多个线圈，其中所述各个该线圈相对应的第一端点与第二端点分别电耦接(coupled)配置于该基板上的相对应的一第一接点与一第二接点。
24.在一个实施例中，一间隙(gap)形成在一第一线圈和一第二线圈之间的该成型本体中，其中一非磁性材料配置在该间隙中。
附图说明
25.图1为本发明中电子模块的剖面示意图；
26.图2为本发明中电子模块的剖面示意图，其中基板具有在其中的至少一空隙(vacancy)且基板最佳为导线架；
27.图3a和图3b分别为本发明另一个实施例中电子模块的剖面示意图，其中该电子模块进一步包含屏蔽层(shielding layer)；
28.图4a和图4b分别为本发明另一个实施例中电子模块的剖面示意图，其中该电子模块进一步环氧化物封装(emc(epoxy molding compound)molding)；
29.图5a和图5b分别为本发明另一个实施例中电子模块的剖面示意图，其中间隙(gap)形成在相邻线圈之间；
30.图6a至图6d分别为本发明另一个实施例中电子模块的剖面示意图，其中至少一第一元件配置在该电子模块中；
31.图7a至图7d分别为本发明另一个实施例中电子模块的剖面示意图，其中至少一第二元件配置在该电子模块中；
32.图8a至图8b分别为本发明另一个实施例中电子模块的剖面示意图，其中至少一第一元件和至少一第二元件整合在重分布层(rdl)本体中；
33.附图标记说明：100a-电子模块；100b-电子模块；100c1-电子模块；100c2-电子模块；100d1-电子模块；100d2-电子模块；100e1-电子模块；100e2-电子模块；100f-电子模块；100g-电子模块；100h-电子模块；100i-电子模块；100j-电子模块；100k-电子模块；100l-电子模块；100m-电子模块；100n-电子模块；100o-电子模块；101-基板；102-线圈；103-第一成
型本体；104-电极或接点；107-屏蔽层；108-环氧化物封装；110-间隙；115-第一元件；116-重分布层本体；116a-层状材料；116b-防焊层；116c-贯孔；117-晶座；118-导线架；123-第二成型本体；126-第二元件。
具体实施方式
34.本发明的详细说明于随后描述，这里所描述的较佳实施例是作为说明和描述的用途，并非用来限定本发明的范围。
35.图1为本发明中电子模块100a的剖面示意图。电子模块100a包含一基板101、多个线圈102和一第一成型(molding)本体103。线圈102配置在基板101上。在一个实施例中，基板101为导线架(lead frame)、印刷电路板(pcb)、金属基板或陶瓷基板；然而本发明的基板101并不局限于这些配置。各个线圈102可缠绕一磁芯。磁芯(例如t芯(t-core)或i芯(i-core))可配置在各个线圈102的中空空间内。包含在不同独立线路所使用的不同线圈102的电子模块100a可整合成单一产品，此单一产品可视客户的需求而设计。线圈102可具有任何适合的形状(例如螺旋状)。基板101可包含多层板线路且基板101的底层可用来定义引脚(pin)。各个线圈102可形成一电感且至少两个电感具有不同的电感值(inductance)。各个电感可具有不同的电感值。线圈102或电感可利用表面黏着技术(smt：surface mount technology)形成于基板101上。各个线圈102可由一导线(conductor wire)形成。导线可包含至少一导电层。各个线圈102包含对应的一第一端点和对应的一第二端点，以作为电性连接之用。第一成型本体103配置在基板101上以包覆线圈102。第一成型本体103可通过转移成型(transfer molding)或加热压合(hot pressing)形成。第一成型本体103包含磁性材料。磁性材料可延伸至各个线圈102的中空空间。选择性地，第一成型本体103可延伸至基板101的侧表面以包覆基板101的侧表面。各个线圈102对应的第一端点和对应的第二端点分别电耦接(coupled)电子模块100a所对应的一第一电极104和所对应的一第二电极104，以作为外部的电性连接之用，或者，各个线圈102对应的第一端点和对应的第二端点分别电耦接(coupled)基板101上相对应的一第一接点104和一第二接点104，以作为电性连接电子模块100a的其它电子元件之用。各个线圈102对应的第一电极和对应的第二电极可配置在基板101的下表面上。选择性地，第一成型本体103可延伸至基板101的侧表面和部分的下表面以包覆基板101的侧表面和部分的下表面(未图示)。电极可配置在基板101的下表面上且从第一成型本体103露出(exposed)。如图1所示，多个线圈102在水平上方向放置于基板101上，且没有在垂直方向上堆栈而且电性连接。
36.图2为本发明中电子模块100b的剖面示意图，其中基板101具有在其中的至少一空隙(vacancy)且基板101最佳为导线架。然而本发明的基板101并不局限于此案例；举例来说，基板101可为印刷电路板(pcb)、金属基板或陶瓷基板。线圈102配置在导线架101上且导线架101可选择性地配置在由第一重分布层(rdl：redistribution layer)制程形成的重分布层(rdl：redistribution layer)本体。重分布层本体116可包含一层状材料(lamination material)116a和一防焊层(solder mask)116b和多个贯孔(via)116c。层状材料116a配置在导线架101和防焊层116b之间以及多个贯孔(via)116c作为重分布层本体116中的电性连接之用。然而本发明的重分布层本体116并不局限于此案例。多个接点104如垫片(pad)(例如镍/金垫片)可形成在重分布层本体116的下表面上以电性连接基板101底层的引脚至印
刷电路板(pcb)或其它的导电元件(未图标)，例如集成电路芯片、金氧半场效应晶体管(mosfet)、绝缘闸极双极性晶体管(igbt)、二极管(diode)、电阻(resistor)、扼流圈(choke)或电容(capacitor)。
37.图3a为本发明另一个实施例中电子模块100c1的剖面示意图。相较于图1的电子模块100a，屏蔽层(shielding layer)107可为电子模块100c1的最外层以抑制或减少电磁干扰(emi：electromagnetic interference)。图3b为本发明另一个实施例中电子模块100c2的剖面示意图。相较于图2的电子模块100b，屏蔽层(shielding layer)107可为电子模块100c2的最外层以抑制或减少电磁干扰(emi：electromagnetic interference)。屏蔽层107可通过溅镀(sputtering)形成。选择性地，屏蔽层107可延伸至基板101的侧表面或第一成型本体103的侧表面。图4a例示本发明另一个实施例中电子模块100d1的剖面示意图。相较于图1的电子模块100a，环氧化物封装(emc(epoxy molding compound)molding)108可视为电子模块100d1的最外层以保护电子模块100d免于环境因子(例如水气、热和冲击)的损害。图4b例示本发明另一个实施例中电子模块100d2的剖面示意图。相较于图2的电子模块100b，环氧化物封装(emc(epoxy molding compound)molding)108可视为电子模块100d2的最外层以保护电子模块100d免于环境因子(例如水气、热和冲击)的损害。选择性地，环氧化物封装108可延伸至基板101的侧表面或第一成型本体103的侧表面。图5a为本发明另一个实施例中电子模块100e1的剖面示意图。图5b为本发明另一个实施例中电子模块100e2的剖面示意图。由于在不同独立线路所使用的不同线圈整合至本发明的电子模块，在不同独立线路所使用的相邻不同线圈会因为配置过近而互相影响。为了克服因为配置过近而互相影响的问题，间隙(gap)110可形成在相邻线圈102之间以降低互相产生的影响(例如相邻线圈102的互感)。间隙110可从第一成型本体103的上表面延伸至基板101的上表面。间隙110可填充非磁性材料，例如环氧化物(epoxy)或金属材料。
38.为了方便说明，图2中具有在其中的至少一空隙(vacancy)的基板101在下面的实施例中使用。然而图1中的整体(bulk)基板101也可以根据电子模块的配置关系在下面的实施例中使用，在此并不图示。
39.图6a和图6b分别为本发明另一个实施例中电子模块100f、100g的剖面示意图。相较于图1的电子模块100a，至少一第一元件115可通过第一重分布层(rdl：redistribution layer)制程配置在电子模块100f、100g中以设计成符合客户的需求。至少一第一元件115和其相关线路可埋入在重分布层本体116中。各个埋入的第一元件115的输入/输出端可从重分布层本体116露出。埋入的第一元件115可为裸芯片(bare die)或任何其它的元件。第一重分布层制程可施加在电子模块100f的上部分中(见图6a)。在一个实施例中，至少一导电层可配置在第一成型本体103的上表面上方，且至少一第一元件105可配置在第一成型本体103的上表面上方且电性连接该至少一导电层。第一重分布层制程可施加在电子模块100g的下部分中(见图6b)。在一个实施例中，至少一导电层和至少一绝缘层可配置在第一成型本体103的下表面上方，且至少一第一元件115可配置在该至少一导电层和该至少一绝缘层中，其中该至少一第一元件115电性连接该至少一导电层。在另一个实施例中，至少一导电层和至少一绝缘层可配置在基板101的下表面上方，且至少一第一元件115可配置在该至少一导电层和该至少一绝缘层中，其中该至少一第一元件115电性连接该至少一导电层。电极可配置在该至少一绝缘层的下表面上。第一重分布层制程可施加在电子模块的上部分和下
部分(即图6a的电子模块100f和图6b的电子模块100g的结合，未图示)。埋入的第一元件115可配置在由半蚀刻形成的晶座(chip holder)117上(见图6c和图6d)。在图6a至图6d中，详细来说，至少一埋入的第一元件115配置在电子模块100f、100h的上部分的中央或电子模块100g、100i的下部分的中央，且两个导线架118配置在埋入的第一元件115的两侧；然而本发明并不局限于此配置。
40.图3a和图3b中的屏蔽层107与图4a和图4b中的环氧化物封装108可配置在图6a至图6d中的电子模块100f、100g、100h、100i中(未图示)。在此案例中，屏蔽层107和环氧化物封装108可延伸至基板101的侧表面、第一成型本体103的侧表面或重分布层本体116的侧表面以包覆基板101的侧表面、第一成型本体103的侧表面或重分布层本体116的侧表面。此外，间隙110可形成在相邻线圈102之间以使在图6a至图6d中相邻线圈102因为配置过近而互相产生的影响降低(未图示)。
41.图7a为本发明另一个实施例中电子模块100j的剖面示意图。相较于图6a的电子模块100f，至少一第二元件126(例如被动元件)可通过第二重分布层(rdl：redistribution layer)制程配置在电子模块100j的上部分中以设计成符合客户的需求。图7b例示本发明另一个实施例中电子模块100k的剖面示意图。相较于图6b的电子模块100g，至少一第二元件126(例如被动元件)可通过第二重分布层(rdl：redistribution layer)制程配置在电子模块100k的上部分中以设计成符合客户的需求。选择性地，在图7c和图7d中的电子模块100l、100m中，第二成型本体123可配置在至少一第二元件126上以包覆至少一第二元件126。第二成型本体123可通过转移成型(transfer molding)或加热压合(hot pressing)形成。
42.图3a和图3b中的屏蔽层107与图4a和图4b中的环氧化物封装108可配置在图7a至图7d中的电子模块100j、100k、100l、100m中(未图示)。在此案例中，屏蔽层107和环氧化物封装108可延伸至基板101的侧表面、第一成型本体103的侧表面、重分布层本体116的侧表面或第二成型本体123的侧表面以包覆基板101的侧表面、第一成型本体103的侧表面、重分布层本体116的侧表面或第二成型本体123的侧表面。此外，间隙110可形成在相邻线圈102之间以使在图7a至图7d中相邻线圈102因为配置过近而互相产生的影响降低(未图示)。
43.图8a为本发明另一个实施例中电子模块100n的剖面示意图。相较于图6a的电子模块100f，至少一第一元件115(例如裸芯片)和至少一第二元件126(例如被动元件)整合在重分布层本体116中。图8b为本发明另一个实施例中电子模块100o的剖面示意图。相较于图6b的电子模块100g，至少一第一元件115(例如裸芯片)和至少一第二元件126(例如被动元件)整合在重分布层本体116中。
44.图3a和图3b中的屏蔽层107与图4a和图4b中的环氧化物封装108可配置在图8a至图8b中的电子模块100n、100o中(未图示)。在此案例中，屏蔽层107和环氧化物封装108可延伸至基板101的侧表面、第一成型本体103的侧表面或重分布层本体116的侧表面以包覆基板101的侧表面、第一成型本体103的侧表面或重分布层本体116的侧表面。此外，间隙110可形成在相邻线圈102之间以使在图8a至图8b中相邻线圈102因为配置过近而互相产生的影响降低(未图示)。
45.本发明可提供许多优点，包含：(a)线圈(或电感)整合/模块化使其在对于客户的设计上更具弹性；(b)整合主动元件和被动元件以缩小模块面积；以及(c)电子模块的线路配置会是最短的路径以减少线路阻抗且提升电性效率。
46.虽然本发明以前述的较佳实施例揭露如上，然其并非用以限定本发明，任何熟习相像技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。虽然在上述描述说明中并无完全揭露这些可能的更动与替代，而接着本说明书所附的专利保护范围实质上已经涵盖所有这些态样。