半导体装置和包括半导体装置的电子系统的制作方法

半导体装置和包括半导体装置的电子系统
1.相关申请的交叉引用
2.本技术要求于2020年12月3日在韩国知识产权局提交的韩国专利申请no.10-2020-0167790的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
3.本公开涉及一种半导体装置。


背景技术：

4.在需要数据存储的电子系统中，可能期望具有能够存储大量数据的半导体装置。因此，已经进行了研究以增大半导体装置的数据存储容量。例如，作为增大半导体装置的数据存储容量的方法，建议半导体装置包括三维布置的存储器单元而不是二维布置的存储器单元。


技术实现要素：

5.本发明构思的一些实施例提供了一种能够降低工艺故障并改善可能由于污染而增大的诸如泄漏电流的操作特性的半导体装置。
6.本发明构思的一些实施例提供了一种包括以上讨论的半导体装置的电子系统。
7.根据本发明构思的一些实施例，半导体装置可以包括：多个栅极堆叠结构，其位于衬底上；多个分离结构，其在衬底上在第一方向上延伸，并且将栅极堆叠结构彼此分离；以及多个竖直结构，其穿透栅极堆叠结构。栅极堆叠结构中的每一个可以包括：交替地堆叠的多个电极和多个单元介电层，电极包括个多个上电极；阻挡层，其在电极与单元介电层之间延伸；分离介电图案，其在第一方向上延伸，分离介电图案穿透上电极，以将上电极中的每一个分离成段，段在与第一方向相交的第二方向上彼此间隔开；以及多个封盖图案，其位于分离介电图案与上电极之间。封盖图案可以位于上电极中的每一个的侧壁上，并且可以在垂直于衬底的顶表面的第三方向上彼此间隔开。封盖图案中的每一个可以位于阻挡层的侧壁上。
8.根据本发明构思的一些实施例，半导体装置可以包括：多个栅极堆叠结构，其位于衬底上；多个分离结构，其在衬底上在第一方向上延伸，并且将栅极堆叠结构彼此分离；以及多个竖直结构，其穿透栅极堆叠结构。栅极堆叠结构中的每一个可以包括：交替地堆叠的多个电极和多个单元介电层，电极包括多个上电极；分离介电图案，其在第一方向上延伸，分离介电图案穿透上电极以将上电极中的每一个分离成段，段在与第一方向相交的第二方向上彼此间隔开；以及多个封盖图案，其位于分离介电图案与上电极之间。封盖图案中的共同地与上电极中的同一个接触的一些封盖图案可以沿着第一方向彼此间隔开。
9.根据本发明构思的一些实施例，电子系统可以包括：主板；半导体装置，其位于主板上；以及控制器，其位于主板上，并且电连接到半导体装置。半导体装置可以包括：衬底；多个栅极堆叠结构，其位于衬底上；多个分离结构，其在衬底上在第一方向上延伸，并且将
栅极堆叠结构彼此分离；以及多个竖直结构，其穿透栅极堆叠结构。栅极堆叠结构中的每一个可以包括：交替地堆叠的多个电极和多个单元介电层，电极包括多个上电极；阻挡层，其在电极与单元介电层之间延伸；分离介电图案，其在第一方向上延伸，分离介电图案穿透上电极以将上电极中的每一个分离成段，段在与第一方向相交的第二方向上彼此间隔开；以及多个封盖图案，其位于分离介电图案与上电极之间。封盖图案可以位于上电极中的每一个的侧壁上，并且可以在垂直于衬底的顶表面的第三方向上彼此间隔开。封盖图案中的每一个可以位于阻挡层的侧壁上。
附图说明
10.图1示出了呈现根据本发明构思的一些实施例的包括半导体装置的电子系统的简化示意图。
11.图2示出了呈现根据本发明构思的一些实施例的包括半导体装置的电子系统的简化透视图。
12.图3和图4示出了概念性地呈现根据本发明构思的一些实施例的半导体封装件的示例的沿图2的线i-i’截取的简化截面图。
13.图5示出了呈现根据本发明构思的一些实施例的半导体装置的平面图。
14.图6示出了沿图5的线a-a’截取的截面图。
15.图7示出了呈现图5的部分p的放大图。
16.图8和图9示出了呈现图6的部分q的放大图。
17.图10示出了呈现图6的部分m的放大图。
18.图11示出了呈现根据本发明构思的一些实施例的制造半导体装置的方法的流程图。
19.图12至图16示出了呈现根据本发明构思的一些实施例的制造半导体装置的方法的沿图5的线a-a’截取的截面图。
20.图17示出了呈现根据本发明构思的一些实施例的半导体装置的截面图。
具体实施方式
21.图1示出了呈现根据本发明构思的一些实施例的包括半导体装置的电子系统的简化示意图。
22.参照图1，根据本发明构思的一些实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以为包括单个或多个半导体装置1100的存储装置，或者可以为包括存储装置的电子装置。例如，电子系统1000可以为固态驱动(ssd)装置、通用串行总线(usb)、计算系统、医疗设备或通信设备，它们中的每一个包括单个或多个半导体装置1100。
23.半导体装置1100可以为诸如nand闪速存储器装置的非易失性存储器装置。半导体装置1100可以包括第一结构1100f和第一结构1100f上的第二结构1100s。例如，第一结构1100f可以设置在第二结构1100s的一侧上。第一结构1100f可以为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以为包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线
ll2、以及位线bl与公共源极线csl之间的存储器单元串cstr的存储器单元结构。
24.在第二结构1100s上，存储器单元串cstr中的每一个可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的存储器单元晶体管mct。下晶体管lt1和lt2以及上晶体管ut1和ut2的数量可以根据实施例不同地改变。
25.在一些实施例中，上晶体管ut1和ut2可以包括串选择晶体管，下晶体管lt1和lt2可以包括地选择晶体管。栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以为存储器单元晶体管mct的栅电极，栅极上线ul1和ul2可以分别为上晶体管ut1和ut2的栅电极。
26.在一些实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。可以采用下擦除控制晶体管lt1和上擦除控制晶体管ut2中的一个或两个来执行使用栅极感应漏极泄漏(gidl)现象擦除存储在存储器单元晶体管mct中的数据的擦除操作。
27.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f朝向第二结构1100s延伸的第一连接线1115电连接到解码器电路1110。位线bl可以通过从第一结构1100f朝向第二结构1100s延伸的第二连接线1125电连接到页缓冲器1120。
28.在第一结构1100f上，解码器电路1110和页缓冲器1120可以针对多个存储器单元晶体管mct之中的至少一个选择存储器单元晶体管执行控制操作。逻辑电路1130可以控制解码器电路1110和页缓冲器1120。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f朝向第二结构1100s延伸的输入/输出连接线1135电连接到逻辑电路1130。
29.控制器1200可以包括处理器1211、nand控制器1220和主机接口(i/f)1230。在一些实施例中，电子系统1000可以包括多个半导体装置1100，并且在此情况下，控制器1200可以控制多个半导体装置1100。
30.处理器1211可以控制包括控制器1200的电子系统1000的整体操作。处理器1211可以基于预定固件操作，并且可以控制nand控制器1220以访问半导体装置1100。nand控制器1220可以包括处理与半导体装置1100的通信的nand接口(i/f)1221。nand接口1221可以用于通过其传输用于控制半导体装置1100的控制命令、旨在写入半导体装置1100的存储器单元晶体管mct上的数据、和/或旨在从半导体装置1100的存储器单元晶体管mct读取的数据。主机接口1230可以为电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，可以响应于控制命令由处理器1211控制半导体装置1100。
31.图2示出了呈现根据本发明构思的一些实施例的包括半导体装置的电子系统的简化透视图。
32.参照图2，根据本发明构思的一些实施例的电子系统2000可以包括主板2001，并且还可以包括控制器2002、至少一个半导体封装件2003和动态随机存取存储器(dram)2004，控制器2002、至少一个半导体封装件2003和dram 2004中的每一个安装在主板2001上。半导体封装件2003和dram 2004可以通过形成在主板2001上的布线图案2005连接到控制器
2002。
33.主板2001可以包括连接器2006，连接器2006包括被设置为与外部主机进行连接的多个引脚。连接器2006上的多个引脚的数量和布置可以基于电子系统2000与外部主机之间的通信接口而改变。在一些实施例中，电子系统2000可以通过一个或多个接口(例如，通用串行总线(usb)、外围部件互连高速(pci-express)、串行高级技术附件(sata)和/或用于通用闪速存储(ufs)的m-phy)与外部主机通信。在一些实施例中，电子系统2000可以使用通过连接器2006从外部主机供应的电力来进行操作。电子系统2000还可以包括电力管理集成电路(pmic)，在pmic中，从外部主机供应的电力被分配到控制器2002和半导体封装件2003。
34.控制器2002可以将数据写入半导体封装件2003，可以从半导体封装件2003读取数据，或者可以提高电子系统2000的操作速度。
35.dram 2004可以为减小外部主机与用作数据存储空间的半导体封装件2003之间的速度差的缓冲存储器。包括在电子系统2000中的dram 2004可以作为高速缓冲存储器操作，并且可以提供在半导体封装件2003的控制操作中用于临时数据存储的空间。当dram 2004包括在电子系统2000中时，控制器2002不仅可以包括用于控制半导体封装件2003的nand控制器，而且可以包括用于控制dram 2004的dram控制器。
36.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装件衬底2100的连接结构2400、以及位于封装件衬底2100上并且覆盖半导体芯片2200和连接结构2400的模制层2500。
37.封装件衬底2100可以为包括封装件上焊盘2130的集成电路板。半导体芯片2200中的每一个可以包括一个或多个输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。半导体芯片2200中的每一个可以包括栅极堆叠结构3210和竖直结构3220。半导体芯片2200中的每一个可以包括以下将讨论的根据本发明构思的一些实施例的半导体装置。
38.在一些实施例中，连接结构2400可以为将输入/输出焊盘2210电连接到封装件上焊盘2130的接合导线。在第一半导体封装件2003a和第二半导体封装件2003b中的每一个上，半导体芯片2200可以以导线接合方式彼此电连接，并且可以电连接到封装件衬底2100的封装件上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个上，半导体芯片2200可以通过诸如硅通孔的连接结构而不是形状像接合导线一样的连接结构2400彼此电连接。
39.在一些实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在插入衬底上而不是主板2001上，并且可以通过设置在插入衬底中的布线彼此连接。
40.图3和图4示出了呈现根据本发明构思的一些实施例的半导体封装件的简化截面图。图3和图4各自描绘了图2中示出的半导体封装件的示例，其概念性地呈现沿图2中描绘的半导体封装件的线i-i’截取的截面。
41.参照图3，印刷电路板可以用作半导体封装件2003的封装件衬底2100。封装件衬底
2100可以包括封装件衬底主体2120、设置在封装件衬底主体2120的顶表面上的封装件上焊盘(例如，图2的封装件上焊盘2130)、设置在封装件衬底主体2120的底表面上或在封装件衬底主体2120的底表面上被暴露的下焊盘2125、以及位于封装件衬底主体2120中并且将上焊盘2130电连接到下焊盘2125的内部线2135。下焊盘2125可以通过导电连接器2800连接到电子系统2000中的主板2001的布线图案2005。
42.半导体芯片2200中的每一个可以包括半导体衬底3010，并且还可以包括顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括具有外围线3110的外围电路区域。第二结构3200可以包括源极结构3205、源极结构3205上的堆叠结构3210、穿透堆叠结构3210的竖直结构3220、电连接到竖直结构3220的位线3240、以及电连接到堆叠结构3210中的字线(例如，图1的字线wl)的单元接触插塞3235。第二结构3200还可以包括以下将讨论的分离结构(例如，图2的分离结构3230)。
43.半导体芯片2200中的每一个可以包括具有与第一结构3100的外围线3110的电连接并且延伸到第二结构3200中的一个或多个穿通线3245。穿通线3245可以设置在堆叠结构3210外部，或者可以被设置为穿透堆叠结构3210。半导体芯片2200中的每一个还可以包括电连接到第一结构3100的外围线3110的一个或多个输入/输出焊盘(例如，图2的输入/输出焊盘2210)。
44.参照图4，半导体封装件2003a可以被配置为使得多个半导体芯片2200a中的每一个可以包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及设置在第一结构4100上并且晶圆接合到第一结构4100的第二结构4200。
45.第一结构4100可以包括具有外围线4110和第一接合结构4150的外围电路区域。第二结构4200可以包括源极结构4205、源极结构4205与第一结构4100之间的堆叠结构4210、穿透堆叠结构4210的竖直结构4220、以及电连接到竖直结构4220和堆叠结构4210中的字线(例如，图1的字线wl)的第二接合结构4240。例如，第二接合结构4240可以通过电连接到竖直结构4220的位线4250电连接到竖直结构4220，并且还可以通过电连接到字线(例如，图1的字线wl)的单元接触插塞4235电连接到字线(例如，图1的字线wl)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4240可以在彼此接触的同时彼此耦接。第一接合结构4150和第二接合结构4240的接合部分可以由例如铜(cu)形成。半导体芯片2200a中的每一个还可以包括电连接到外围线4110的一个或多个输入/输出焊盘(例如，图2的输入/输出焊盘2210)。
46.图3的半导体芯片2200可以通过形状像接合导线一样的连接结构(例如，图2的连接结构2400)彼此电连接，并且这还可以适用于图4的半导体芯片2200a。在一些实施例中，单个半导体封装件中的半导体芯片(诸如图3的半导体芯片2200或图4的半导体芯片2200a)可以通过包括穿通电极(诸如tsv(硅通孔))的一个或多个连接结构彼此电连接。
47.图3的第一结构3100和图4的第一结构4100可以对应于以下将描述的外围电路结构，图3的第二结构3200和图4的第二结构4200可以对应于以下将描述的单元阵列结构。
48.图5示出了呈现根据本发明构思的一些实施例的半导体装置的平面图。图6示出了沿图5的线a-a’截取的截面图。图7示出了呈现图5的部分p的放大图。图8和图9示出了呈现图6的部分q的放大图。图10示出了呈现图6的部分m的放大图。图5的半导体装置可以为参照图1至图4讨论的半导体装置的一部分。
49.参照图5至图10，第一衬底10可以在其上设置有包括外围晶体管ptr的外围电路结构ps。外围电路结构ps可以在其上设置有包括栅极堆叠结构st的单元阵列结构cs。第一衬底10可以为硅衬底、硅锗衬底、锗衬底或生长在单晶硅衬底上的单晶外延层。第一衬底10可以包括由装置隔离层dil限定的有源区域。如以上所讨论的外围晶体管ptr可以构成行解码器和列解码器、页缓冲器以及外围电路。
50.外围电路结构ps可以包括设置在外围晶体管ptr上的下布线inl和覆盖外围晶体管ptr和下布线inl的第一层间介电层50。外围接触件pcnt可以位于下布线inl与外围晶体管ptr之间并且将下布线inl和外围晶体管ptr电连接。第一层间介电层50可以包括多个堆叠介电层。例如，第一层间介电层50可以包括氧化硅层、氮化硅层、氮氧化硅层和低k介电层中的一个或多个。
51.单元阵列结构cs可以设置在外围电路结构ps的第一层间介电层50上。下面将详细地描述单元阵列结构cs。第二衬底sl可以设置在第一层间介电层50上。第二衬底sl可以支撑设置在其上的栅极堆叠结构st。
52.第二衬底sl可以包括顺序地堆叠的下半导体层lsl、源极半导体层ssl和上半导体层usl。下半导体层lsl、源极半导体层ssl和上半导体层usl中的每一个可以包括从半导体材料(诸如硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓(algaas)和它们的任意混合物)中选择的至少一种。下半导体层lsl、源极半导体层ssl和上半导体层usl中的每一个可以为单晶的、非晶的和/或多晶的。例如，下半导体层lsl、源极半导体层ssl和上半导体层usl中的每一个可以包括掺杂了杂质以具有n型导电性的多晶硅层。下半导体层lsl、源极半导体层ssl和上半导体层usl可以具有彼此不同的相应的杂质浓度。例如，源极半导体层ssl的杂质浓度可以大于下半导体层lsl和上半导体层usl中的每一个的杂质浓度。
53.如图5所示，第二衬底sl可以包括单元阵列区域car和连接区域cnr。单元阵列区域car可以设置在第二衬底sl的中心上。连接区域cnr可以设置在单元阵列区域car的至少一侧上。下半导体层lsl可以通过源极半导体层ssl连接到上半导体层usl。
54.栅极堆叠结构st中的每一个可以包括在第二衬底sl上在竖直方向(例如，第三方向d3)上堆叠的电极el。例如，栅极堆叠结构st可以包括下栅极堆叠结构st1和下栅极堆叠结构st1上的上栅极堆叠结构st2。下面的描述将基于两个栅极堆叠结构，但是可替换地，可以设置单个栅极堆叠结构或者可以设置至少三个栅极堆叠结构。下栅极堆叠结构st1可以包括将堆叠的电极el彼此分离的第一单元介电层il1。上栅极堆叠结构st2可以包括交替地堆叠的第二单元介电层il2和电极el。下栅极堆叠结构st1的第一单元介电层il1和电极el可以在第三方向d3上交替地堆叠。上栅极堆叠结构st2的第二单元介电层il2和电极el可以在第三方向d3上交替地堆叠。上栅极堆叠结构st2中的最上面的第二单元介电层il2可以比第一单元介电层il1和位于最上面的第二单元介电层il2之下的第二单元介电层il2更厚。下栅极堆叠结构st1中的最上面的第一单元介电层il1可以与上栅极堆叠结构st2中的最下面的第二单元介电层il2接触。
55.栅极堆叠结构st可以从单元阵列区域car朝向连接区域cnr延伸。栅极堆叠结构st可以在连接区域cnr上具有如图2至图5中所示的阶梯结构。栅极堆叠结构st的阶梯结构的高度可以随着距单元阵列区域car的距离增大而减小。例如，栅极堆叠结构st的阶梯结构的
高度可以从单元阵列区域car起在第二方向d2上减小。阶梯结构可以暴露出电极el的端部，单元接触插塞cc可以连接到电极el的端部。
56.栅极堆叠结构st中的一对最下面的电极el可以为参照图1讨论的下晶体管lt1和lt2的栅电极。栅极堆叠结构st可以具有穿透以下将讨论的分离介电图案的最上面的电极el(在下文中被称作上电极ue)。字线可以被定义为指最下面的电极el与上电极ue之间的其它电极。
57.示出了三个上电极ue，但是可替换地，可以仅提供两个上电极ue或第四电极至第六电极el。当提供三个上电极ue时，上电极ue中的最上面的一个可以为参照图1讨论的上擦除晶体管ut2的栅电极，上电极ue中的最下面的一个可以为虚设栅电极，并且上电极ue中的剩余的一个上电极ue可以为参照图1讨论的串选择晶体管ut1的栅电极。可替换地，可以不提供虚设栅电极和上擦除晶体管ut2的栅电极中的一个或两个，或者三个上电极ue中的两个可以为上擦除晶体管ut2的栅电极或串选择晶体管ut1的栅电极。不同地是，可以提供五个上电极ue，上电极ue中的两个可以为上擦除晶体管ut2的栅电极，上电极ue中的另两个可以为串选择晶体管ut1的栅电极，并且上电极ue中的最下面的一个可以为虚设栅电极。
58.电极el中的每一个可以包括从掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中选择的至少一种。第一单元介电层il1和第二单元介电层il2中的每一个可以包括氧化硅层。
59.单元阵列区域car可以在其上设置有穿透栅极堆叠结构st的多个竖直结构vs。例如，参照图5，第一列可以由穿透堆叠结构st并且在第一方向d1上布置的七个竖直结构vs构成，第二列可以由与该七个竖直结构vs相邻并且在第一方向d1上布置的另外七个竖直结构vs构成。可以沿着第二方向d2重复且交替地布置第一列和第二列。竖直结构vs中的每一个的直径可以随着距第二衬底sl的距离减小而减小。在本发明构思的一些实施例中，竖直结构vs可以包括台阶部分，台阶部分的直径在下栅极堆叠结构st1与上栅极堆叠结构st2之间的边界处不连续地改变。
60.在连接区域cnr上，支撑结构dv可以被设置为穿透栅极堆叠结构st。支撑结构dv可以穿透栅极堆叠结构st的阶梯结构。当在平面中观看时，支撑结构dv中的每一个的尺寸(例如，最大直径)可以大于竖直结构vs中的每一个的尺寸(例如，最大直径)。
61.竖直结构vs可以设置在穿透栅极堆叠结构st的对应的沟道孔ch中。竖直结构vs中的每一个可以包括竖直介电图案vp、竖直半导体图案sp和埋置介电图案vi。竖直半导体图案sp可以插设在竖直介电图案vp与埋置介电图案vi之间。导电焊盘pad可以设置在竖直结构vs中的每一个的上部分上。
62.竖直半导体图案sp可以通过竖直介电图案vp与电极el间隔开。例如，竖直介电图案vp、竖直半导体图案sp和埋置介电图案vi可以顺序地设置在沟道孔ch中。
63.竖直介电图案vp可以由单个薄层或多个薄层形成。在本发明构思的一些实施例中，竖直介电图案vp可以包括数据存储层。作为本发明构思的一个实施例，如图10中所示，竖直介电图案vp可以包括构成nand闪速存储器装置的数据存储层的隧道介电层tl、电荷存储层cl和阻挡介电层bil。
64.例如，电荷存储层cl可以为俘获介电层、浮置栅电极或包括导电纳米点的介电层。电荷存储层cl可以包括从氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层叠的俘获
层中选择的至少一个。隧道介电层tl可以包括带隙大于电荷存储层cl的带隙的材料。隧道介电层tl可以包括氧化硅层或诸如氧化铝层或氧化铪层的高k介电层。阻挡介电层bil可以包括氧化硅层和氧化铝层中的一个或多个。
65.竖直半导体图案sp可以包括诸如硅(si)、锗(ge)或它们的混合物的半导体材料。另外地或可替换地，竖直半导体图案sp可以为掺杂有杂质的半导体或未掺杂的本征半导体。例如，竖直半导体图案sp可以包括多晶硅。包括半导体材料的竖直半导体图案sp可以用作构成nand单元串的晶体管的沟道。
66.导电焊盘pad可以覆盖竖直半导体图案sp的顶表面和埋置介电图案vi的顶表面。导电焊盘pad可以包括掺杂有杂质的半导体材料和/或金属材料。第一接触插塞ct1可以通过导电焊盘pad电连接到竖直半导体图案sp。
67.源极半导体层ssl可以与竖直半导体图案sp中的每一个的下部分直接接触。在单元阵列区域car上，源极半导体层ssl可以将多个竖直半导体图案sp彼此电连接。例如，竖直结构vs的竖直半导体图案sp可以电连接到源极半导体层ssl。源极半导体层ssl可以被提供公共源极电压。
68.与以上讨论的竖直结构vs一样，支撑结构dv中的每一个可以包括竖直介电图案vp、竖直半导体图案sp和埋置介电图案vi。与竖直结构vs不同，支撑结构dv可以不用作存储器单元的沟道。支撑结构dv可以不连接到以下将讨论的位线bl。在此情况下，支撑结构dv可以各自为不作为电路工作的虚设件。支撑结构dv可以用作物理地支撑栅极堆叠结构st的阶梯结构的支柱(或支撑件)。
69.多个分离结构ss可以被设置为穿透栅极堆叠结构st。分离结构ss可以设置在栅极堆叠结构st之间的凹槽tr中。凹槽tr可以暴露出下半导体层lsl的顶表面。分离结构ss可以在第二方向d2上彼此平行地延伸。当在平面中观看时，分离结构ss中的每一个可以具有在第二方向d2上延伸的线形或条形。例如，第一分离结构ss1中的每一个可以从单元阵列区域car朝向连接区域cnr延伸，并且可以将一个电极el水平地划分为多个电极el。例如，第一分离结构ss1可以在第一方向d1上将多个栅极堆叠结构st彼此分离。第一分离结构ss1可以在栅极堆叠结构st之间延伸，并且可以限定栅极堆叠结构st中的每一个。例如，如图5中所示，第一分离结构ss1可以在第一栅极堆叠结构sta与第二栅极堆叠结构stb之间延伸。
70.例如，第二分离结构ss2可以设置在连接区域cnr上，并且可以具有彼此分开的条形。第二分离结构ss2可以设置在对应的栅极堆叠结构st中。分离结构ss可以包括诸如氧化硅的介电材料。
71.阻挡层hp可以设置在电极el与单元介电层il1和il2之间。阻挡层hp可以在电极el与竖直结构vs之间延伸。阻挡层hp可以包括诸如氮化钛、氮化钽或氮化钨的金属氮化物。除了金属氮化物之外，阻挡层hp还可以包括包含钛或钽的过渡金属层。可替换地，阻挡层hp可以包括诸如氧化铝层或氧化铪层的高k介电金属氧化物层。
72.第二层间介电层sg1和第三层间介电层sg2可以顺序地设置在上栅极堆叠结构st2上。第二层间介电层sg1可以具有设置在其中的第一接触插塞ct1。第三层间介电层sg2可以具有设置在其中的第二接触插塞ct2。第二层间介电层sg1和第三层间介电层sg2可以包括氧化硅。第三层间介电层sg2可以在其上设置有位线bl。位线bl可以在第一方向d1上彼此平行地延伸。位线bl可以通过第一接触插塞ct1和第二接触插塞ct2连接到导电焊盘pad。多条
上布线可以设置在单元接触插塞cc上。尽管未示出，但是位线bl和上布线可以经由穿通接触件电连接到外围电路结构ps的下布线inl。
73.栅极堆叠结构st中的每一个可以包括设置在一对第一分离结构ss1之间的分离介电图案sc1和sc2。例如，一对分离介电图案sc1和sc2可以设置在一对第一分离结构ss1之间。可替换地，可以提供单个分离介电图案，或者可以提供三个或更多个分离介电图案。下面将讨论一对分离介电图案sc1和sc2设置在每个栅极堆叠结构st中的示例。
74.分离介电图案sc1和sc2可以在第二方向d2上延伸，并且可以穿透上电极ue。在此情况下，分离介电图案sc1和sc2可以在第一方向d1上将上电极ue彼此分离。例如，第一分离介电图案sc1和第二分离介电图案sc2可以将每个上电极ue分离成位于同一水平并且在第一方向d1上彼此间隔开的三段(即，分离部分)。第一分离介电图案sc1和第二分离介电图案sc2中的每一个可以与沿着第二方向d2布置的竖直结构vs重叠。在下面的描述中，虚设竖直结构ds可以被定义为指竖直结构vs中的与分离介电图案sc1和sc2重叠的一些。例如，第一分离介电图案sc1和第二分离介电图案sc2可以在第二方向d2上连续地延伸，以分别与多个第一虚设竖直结构ds中的每一个和多个第二虚设竖直结构ds中的每一个重叠。
75.第一分离介电图案sc1和第二分离介电图案sc2可以分别设置在第一分离区域tq1和第二分离区域tq2中，第一分离区域tq1和第二分离区域tq2中的每一个穿透上电极ue。如图6中所示，分离区域tq可以穿透虚设竖直结构ds的上部分。例如，分离介电图案sc1和sc2可以与虚设竖直结构ds的竖直介电图案vp的内壁接触。分离介电图案sc1和sc2的顶表面可以位于与第二层间介电层sg1的顶表面基本相同的水平处。分离介电图案sc1和sc2可以各自具有高于紧接在上电极ue下方的电极el的顶表面的底表面。
76.参照图6至图9，以下将详细地讨论封盖图案。
77.封盖图案fc可以设置在上电极ue与分离介电图案sc1和sc2之间。封盖图案fc可以包括诸如多晶硅、金属或金属氮化物的导电材料(因此可以为导体)。可替换地，封盖图案fc可以包括诸如氮化硅层的介电材料。
78.例如，如图6中所示，封盖图案fc可以对应地设置在上电极ue的侧壁上，并且可以在第三方向d3上彼此间隔开。在这样的配置中，封盖图案fc可以通过相邻的上电极ue之间的第二单元介电层il2彼此分离。
79.如图8和图9中所描绘的，封盖图案fc可以关于分离介电图案sc1或sc2镜像对称。为了描述的简洁，下面将基于第一分离介电图案sc1来进行解释，但是该解释还可以适用于与第二分离介电图案sc2接触的封盖图案fc。
80.封盖图案fc中的每一个可以具有与上电极ue接触的第一侧壁sd1和与第一分离介电图案sc1接触的第二侧壁sd2。第一侧壁sd1可以在朝向上电极ue的方向上或者在远离第一分离介电图案sc1的方向上具有凸形。如图8中所示，第二侧壁sd2可以具有朝向第一分离介电图案sc1的凸形。在此情况下，在第一分离介电图案sc1两侧彼此水平地间隔开的一对封盖图案fc之间的距离d1可以小于第一分离介电图案sc1的宽度d2。可替换地，如图9中所示，第二侧壁sd2可以在朝向上电极ue的方向上或者在远离第一分离介电图案sc1的方向上具有凸形。在此情况下，在第一分离介电图案sc1两侧彼此水平地间隔开的一对封盖图案fc之间的距离d1可以大于第一分离介电图案sc1的宽度d2。
81.封盖图案fc可以包括位于上电极ue的侧壁上(例如，覆盖上电极ue的侧壁)的第一
部分fc_p1，并且还可以包括从第一部分fc_p1竖直地延伸并且位于阻挡层hp的侧壁上(例如，覆盖阻挡层hp的侧壁)的第二部分fc_p2。例如，第二部分fc_p2可以设置在第一部分fc_p1上方和第一部分fc_p1下方。第一部分fc_p1可以设置在由上电极ue的侧壁限定的第一凹部r1中，第二部分fc_p2可以设置在由阻挡层hp的侧壁限定的第二凹部r2中。如图8和图9中所示，第一部分fc_p1在第一方向d1上的厚度可以大于第二部分fc_p2中的每一个在第一方向d1上的厚度。例如，第一部分fc_p1的厚度可以在从大约1纳米(nm)至大约5nm的范围内。第二部分fc_p2可以连接到与其相邻的第二单元介电层il2。例如，第二部分fc_p2可以延伸到第二单元介电层il2的侧壁上，但是本发明构思不限于此。
82.封盖图案fc可以包括从第一部分fc_p1突出到上电极ue中的第三部分fc_p3。例如，第三部分fc_p3可以具有楔形。第三部分fc_p3可以连接到上电极ue中的接缝sm。接缝sm可以为没有提供固态材料的区域，该区域可以为处于真空的空间或者被气态材料占据的空间。例如，第三部分fc_p3可以设置于在空间上连接到接缝sm的第三凹部r3中。与所示出的不同，可以不提供第三部分fc_p3。
83.如图7中所示，封盖图案fc中的与同一上电极ue接触(即，共同地与其接触)的一些可以沿着第二方向d2彼此间隔开。例如，封盖图案fc可以设置在暴露于第一分离区域tq1的上电极ue的相对侧壁上，但是可以不设置在暴露于第一分离区域tq1的虚设竖直结构ds上。结果，封盖图案fc和虚设竖直结构ds可以沿着第一分离介电图案sc1的侧壁交替地设置。
84.参照图6和图10，下面将详细地讨论竖直结构vs的下结构。
85.竖直结构vs的下部分可以包括气隙ov。例如，气隙ov的至少一部分可以位于与源极半导体层ssl的至少一部分相同的水平处。气隙ov可以为没有提供固体材料的区域，该区域可以为处于真空的空间或者被气态材料占据的空间。源极半导体层ssl可以水平地延伸以穿透竖直介电图案vp。竖直介电图案vp可以被分离成通过填充底切区域uc的源极半导体层ssl彼此间隔开的下图案bop和上图案sop。底切区域uc可以具有围绕竖直半导体图案sp的环形，并且可以填充有源极半导体层ssl。源极半导体层ssl在第三方向d3上的厚度可以大于下图案bop与上图案sop之间(例如，上半导体层usl下方)的某些部分的厚度。例如，源极半导体层ssl可以包括朝向下图案bop突出的部分和朝向上图案sop突出的部分。埋置介电图案vi可以包括氧化硅和氮氧化硅中的一种或多种。
86.根据本发明构思的一些实施例，封盖图案fc可以设置在上电极ue的侧壁与分离介电图案sc1和sc2之间。如以下结合下面的制造方法所讨论的，封盖图案fc可以减小由于可以在形成分离区域tq时产生的电极材料残留而发生的栅电极之间的泄漏电流，因此，可以改善半导体装置的操作特性。
87.图11示出了呈现根据本发明构思的一些实施例的制造半导体装置的方法的流程图。图12至图16示出了呈现根据本发明构思的一些实施例的制造半导体装置的方法的沿图5的线a-a’截取的截面图。为了描述的简洁，将进行省略以避免部件的重复解释。
88.参照图11和图12，可以在第一衬底10上形成外围电路结构ps。外围电路结构ps的形成可以包括在第一衬底10上形成外围晶体管ptr以及在外围晶体管ptr上形成下布线inl。例如，外围晶体管ptr的形成可以包括在第一衬底10上形成限定有源区域的装置隔离层dil、在有源区域上形成栅极介电层和栅电极、以及将杂质注入有源区域以形成源极/漏极区域。第一层间介电层50可以被形成为覆盖外围晶体管ptr和下布线inl。
89.可以在第一层间介电层50上形成下半导体层lsl。例如，下半导体层lsl可以包括诸如多晶硅的半导体材料。可以在下半导体层lsl上形成介电结构lil。介电结构lil的形成可以包括在下半导体层lsl上顺序地形成下介电层ila、下牺牲层lhl和上介电层ilb。下介电层ila和上介电层ilb可以包括氧化硅层，下牺牲层lhl可以包括氮化硅层或氮氧化硅层。可以在介电结构lil上共形地形成上半导体层usl。例如，上半导体层usl可以包括诸如多晶硅的半导体材料。
90.如图11中所示，可以形成模制结构(框s1)。例如，可以在上半导体层usl上形成第一模制结构mo1。例如，可以通过在上半导体层usl上交替地堆叠第一单元介电层il1和第一牺牲层hl1来形成第一模制结构mo1。可以在第一模制结构mo1的顶部设置第一介电层il1。可以通过使用热化学气相沉积(cvd)、等离子体增强cvd、物理cvd或原子层沉积(ald)来沉积第一单元介电层il1和第一牺牲层hl1。第一单元介电层il1可以包括氧化硅层，第一牺牲层hl1可以包括氮化硅层或氮氧化硅层。
91.第一沟道孔ch1可以被形成为穿透第一模制结构mo1和介电结构lil。可以采用各向异性蚀刻工艺来形成第一沟道孔ch1。各向异性蚀刻工艺可以包括等离子体蚀刻工艺、反应离子蚀刻(rie)工艺、高频电感耦合等离子体反应离子蚀刻(icp-rie)工艺或离子束蚀刻(ibe)工艺。
92.可以在下半导体层lsl中形成第一沟道孔ch1的下部分。牺牲图案sac可以被形成为填充第一沟道孔ch1。牺牲图案sac可以包括相对于第一单元介电层il1和第一牺牲层hl1具有蚀刻选择性的材料。例如，牺牲图案sac可以包括多晶硅。牺牲图案sac的形成可以包括平面化工艺，结果，可以暴露出最上面的第一单元介电层il1。
93.参照图11和图13，可以在第一模制结构mo1上形成第二模制结构mo2。可以通过交替地沉积第二单元介电层il2和第二牺牲层hl2来形成第二模制结构mo2。第二单元介电层il2可以包括与第一单元介电层il1相同的材料。第二牺牲层hl2可以包括与第一牺牲层hl1相同的材料。最上面的第二单元介电层il2可以被形成为比位于最上面的第二单元介电层il2之下的第二单元介电层il2更厚。
94.竖直结构vs可以被形成为穿透第二模制结构mo2和第一模制结构mo1(框s2)。第二沟道孔可以被形成为穿透第二模制结构mo2，并且暴露出牺牲图案sac，之后，可以去除暴露的牺牲图案sac。之后，竖直结构vs可以被形成为填充包括第一沟道孔ch1和在空间上连接到第一沟道孔ch1的第二沟道孔的沟道孔ch。例如，可以在沟道孔ch中顺序地形成竖直介电图案vp、竖直半导体图案sp和埋置介电图案vi，这可以导致竖直结构vs的形成。可以在竖直结构vs中的每一个的上部分上形成导电焊盘pad。导电焊盘pad可以包括掺杂有杂质的半导体材料和导电材料中的一种或多种。竖直结构vs的形成可以包括平面化工艺，结果，可以暴露出最上面的第二单元介电层il2。此后，第二层间介电层sg1可以被形成为覆盖竖直结构vs。第二层间介电层sg1可以包括氧化硅。
95.参照图14，凹槽tr可以被形成为在第二方向d2上延伸并且划分模制结构mo1和mo2。可以采用各向异性蚀刻工艺来形成凹槽tr。凹槽tr可以具有暴露出下牺牲层lhl的相应的下部分。源极半导体层ssl可以替换暴露于凹槽tr的下牺牲层lhl。例如，凹槽tr可以用来选择性地去除下牺牲层lhl。下牺牲层lhl的去除可以暴露出竖直介电图案vp的下部分。可以去除竖直介电图案vp的暴露的下部分以形成底切区域(例如，图10的底切区域uc)。底
切区域uc可以暴露出竖直半导体图案sp的下部分。在去除竖直介电图案vp的下部分期间，还可以去除下介电层ila和上介电层ilb。可以在去除了介电结构lil的空间中形成源极半导体层ssl。源极半导体层ssl可以与竖直半导体图案sp接触。
96.参照图11和图15，可以用电极el对应地替换暴露于凹槽tr的牺牲层hl1和hl2以形成栅极堆叠结构st(框s3)。例如，可以选择性地去除暴露于凹槽tr的牺牲层hl1和hl2。可以在去除了牺牲层hl1和hl2的空间中对应地形成电极el。在形成电极el之前，可以形成阻挡层hp。之后，可以用诸如氧化硅的介电材料填充凹槽tr，因此，可以在凹槽tr中形成分离结构ss。分离结构ss的形成可以包括平面化工艺。
97.分离区域tq可以被形成为穿透上电极ue(框s4)。分离区域tq可以包括设置在一对分离结构ss之间的第一分离区域tq1和第二分离区域tq2。可以执行各向异性蚀刻工艺以形成分离区域tq。例如，可以在第二层间介电层sg1上形成掩模图案，并且随后可以在蚀刻工艺期间将掩模图案用作蚀刻掩模。
98.在形成分离区域tq之后，可以执行清洗工艺。例如，可以执行湿法清洗工艺以去除暴露于分离区域tq的上电极ue的侧壁上的残留物(框s5)。当形成分离区域tq时，可以从上电极ue产生金属副产物，并且一些金属副产物可以保留在分离区域tq中。例如，金属副产物可以包括诸如氧化钨的金属氧化物。湿法清洗工艺可以使用诸如盐酸的湿法清洗溶液来去除以上提及的金属氧化物。湿法清洗工艺可以形成参照图8和图9讨论的凹部r1至r3。
99.可以执行气相清洗工艺，以从分离区域tq额外地去除未被湿法清洗工艺完全去除的残留物(框s6)。气相清洗工艺可以使用含氯气体，例如，从氯气(cl2)、二氯硅烷(dcs)、六氯乙硅烷(hcd)和三氯甲硅烷(tcs)中选择的至少一种。气相清洗工艺还可以包括在含氯或含氟气体(例如，从氢氟酸(hf)、四氯化硅(sicl4)、hcd(si2cl6)、氯化铝(alcl3)和四氟化硅(sif4)中选择的至少一种)的条件下执行退火步骤。
100.可以在大约300℃至大约500℃的温度下执行气相清洗工艺。气相清洗工艺中使用的氯可以部分地保留在上电极ue的暴露的表面和/或第二单元介电层il2的暴露的表面上，但是本发明构思不限于此。
101.参照图11和图16，可以执行选择性沉积工艺以形成位于上电极ue的暴露的侧壁上(例如，覆盖上电极ue的暴露的侧壁)的封盖图案fc(框s7)。封盖图案fc可以不形成在第二单元介电层il2上，而是可以从上电极ue的侧壁生长。因此，封盖图案fc可以不覆盖(例如，不完全覆盖)第二单元介电层il2的任何侧壁。封盖图案fc可以包括导电材料(诸如多晶硅、金属和金属氮化物)或介电材料(诸如氮化硅)。例如，可以执行将从二异丙基氨基硅烷(dipas)、甲硅烷(ms)和乙硅烷(ds)中选择的至少一种用作源气体(source gas)的选择性沉积工艺。可以在同一工艺腔室中原位执行图15中讨论的选择性沉积工艺和气相清洗工艺。可以在工艺腔室中在真空状态下执行气相清洗工艺和选择性沉积工艺。例如，可以在与执行湿法清洗工艺的工艺腔室不同的工艺腔室中执行气相清洗工艺和选择性沉积工艺。例如，可以在化学气相沉积设备的腔室中执行气相清洗工艺和选择性沉积工艺。选择性沉积工艺可以使上电极ue和/或第二单元介电层il2的暴露的表面上的碳(和/或氮)的浓度大于其它部分上的碳(和/或氮)的浓度。
102.根据一些实施例，可以能够完全去除即使在执行湿法清洗工艺之后也能够剩余的导电副产物。此外，因为在气相清洗工艺之后在同一工艺腔室中形成封盖图案，因此，可以
保护/防止上电极由于上电极的暴露的表面上的自然氧化而被额外污染，结果，可以能够减少工艺缺陷并且改善可能由于污染而增大的诸如泄漏电流的操作特性。此外，因为在形成电极之后形成分离介电图案，因此电极材料可以完全替换多个分离区域之间的区域中的第一牺牲层hl1。
103.分离介电图案sc1和sc2可以被形成为填充分离区域tq(框s8)。分离介电图案sc1和sc2的形成可以包括在沉积诸如氧化硅层的介电层之后执行平面化工艺。
104.返回参照图5和图6，第一接触插塞ct1可以被形成为穿透第二层间介电层sg1，并且与对应的导电焊盘pad耦接。可以在第二层间介电层sg1上形成第三层间介电层sg2，第二接触插塞ct2可以被形成为穿透第三层间介电层sg2。此后，可以在第三层间介电层sg2上形成位线bl。因此，可以最终形成单元阵列结构cs。
105.图17示出了呈现根据本发明构思的一些实施例的半导体装置的截面图。
106.参照图17，存储器装置1400可以具有芯片至芯片(c2c)结构。可以通过如下操作制造c2c结构：在第一晶圆上形成包括单元阵列结构cell的上芯片；在与第一晶圆不同的第二晶圆上形成包括外围电路结构peri的下芯片；以及随后使用接合方法将上芯片和下芯片彼此连接。例如，接合方法可以包括将形成在上芯片的最上面的金属层上的接合金属电连接到形成在下芯片的最上面的金属层上的接合金属。例如，当接合金属由铜(cu)形成时，接合方法可以为cu至cu接合方法，接合金属还可以由铝或钨形成。
107.存储器装置1400的外围电路结构peri和单元阵列结构cell中的每一个可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
108.外围电路结构peri可以包括第一衬底1210、层间介电层1215、形成在第一衬底1210上的多个电路元件1220a、1220b和1220c、分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及分别形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在一些实施例中，第一金属层1230a、1230b和1230c可以由电阻相对高的钨形成，第二金属层1240a、1240b和1240c可以由电阻相对低的铜形成。
109.该描述中示出和解释了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是本发明构思不限于此，还可以在第二金属层1240a、1240b和1240c上形成一个或多个金属层。形成在第二金属层1240a、1240b和1240c上的金属层中的至少一个可以由电阻低于用于形成第二金属层1240a、1240b和1240c的铜的电阻的铝形成。
110.层间介电层1215可以设置在第一衬底1210上，以覆盖多个电路元件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且可以包括诸如氧化硅或氮化硅的介电材料。
111.下接合金属1271b和1272b可以形成在字线接合区域wlba的第二金属层1240b上。字线接合区域wlba可以对应于参照图5讨论的连接区域cnr。在字线接合区域wlba上，外围电路结构peri的下接合金属1271b和1272b可以接合到并且电连接到单元阵列结构cell的上接合金属1371b和1372b，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜或钨形成。
112.单元阵列结构cell可以设置至少一个存储器块。单元阵列结构cell可以包括第二衬底1310和公共源极线1320。第二衬底1310可以在其上设置有沿着垂直于第二衬底1310的
顶表面的方向堆叠的多个电极1331至1338(或1330)。在位线接合区域blba上，竖直结构vs可以穿透多个电极1330，同时在垂直于第二衬底1310的顶表面的方向上延伸。竖直结构vs可以包括数据存储层、沟道层和埋置介电层，沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以为位线接触件，第二金属层1360c可以为位线。
113.位线接合区域blba可以被定义为指设置竖直结构vs和位线1360c的区域，并且可以对应于参照图5讨论的单元阵列区域car。位线1360c可以电连接到在与位线接合区域blba相邻的外围电路结构peri上提供页缓冲器1393的电路元件1220c。例如，位线1360c可以通过上接合金属1371c和1372c与外围电路结构peri连接，上接合金属1371c和1372c可以与连接到页缓冲器1393的电路元件1220c的下接合金属1271c和1272c连接。
114.在字线接合区域wlba上，电极1330可以沿着平行于第二衬底1310的顶表面的第二方向d2延伸，并且可以连接到多个单元接触插塞1341至1347(或1340)。电极1330中的一些可以沿着第二方向d2延伸以具有彼此不同的长度，并且可以具有将电极1330连接到单元接触插塞1340的焊盘。第一金属层1350b和第二金属层1360b可以顺序地连接到与电极1330连接的单元接触插塞1340的上部分。在字线接合区域wlba上，单元接触插塞1340可以通过上接合金属1371b和1372b以及外围电路结构peri的下接合金属1271b和1272b连接到外围电路结构peri。
115.单元接触插塞1340可以电连接到在外围电路结构peri上形成行解码器1394的电路元件1220b。在一些实施例中，形成行解码器1394的电路元件1220b的操作电压可以与形成页缓冲器1393的电路元件1220c的操作电压不同。例如，形成行解码器1394的电路元件1220b的操作电压可以大于形成页缓冲器1393的电路元件1220c的操作电压。
116.公共源极线接触插塞1380可以设置在外部焊盘接合区域pa上。公共源极线接触插塞1380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在公共源极线接触插塞1380的上部分上。例如，外部焊盘接合区域pa可以被定义为指其上设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域。
117.输入/输出焊盘1205和1305可以设置在外部焊盘接合区域pa上。下介电层1201可以形成在第一衬底1210之下并覆盖第一衬底1210的底表面，并且第一输入/输出焊盘1205可以形成在下介电层1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到设置在外围电路结构peri上的多个电路元件1220a、1220b和1220c中的至少一个，并且可以通过下介电层1201与第一衬底1210分离。另外，侧壁介电层可以设置在第一输入/输出接触插塞1203与第一衬底1210之间，并且将第一输入/输出接触插塞1203和第一衬底1210彼此电分离。
118.上介电层1301可以形成在覆盖上介电层1301的顶表面的第二衬底1310上，第二输入/输出焊盘1305可以设置在上介电层1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到设置在外围电路结构peri上的多个电路元件1220a、1220b和1220c中的至少一个。例如，第二输入/输出焊盘1305可以电连接到电路元件1220a。
119.在一些实施例中，第二衬底1310和公共源极线1320均可以不设置在放置第二输入/输出接触插塞1303的区域上。另外，第二输入/输出焊盘1305可以在第三方向d3上不与电极1330重叠。第二输入/输出接触插塞1303可以在第二方向d2上与第二衬底1310间隔开，
并且可以穿透单元阵列结构cell的层间介电层1315，以与第二输入/输出焊盘1305连接(例如，接触)。
120.在一些实施例中，可以选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。例如，存储器装置1400可以仅包括设置在第一衬底1210的上部分(或下部分)上的第一输入/输出焊盘1205，或者可以仅包括设置在第二衬底1310的上部分(或下部分)上的第二输入/输出焊盘1305。作为另一示例，存储器装置1400可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305中的每一个。
121.在包括在单元阵列结构cell和外围电路结构peri中的每一个中的外部焊盘接合区域pa和位线接合区域blba中的每一个上，最上面的金属层处的金属图案可以作为虚设图案存在，或者可以不存在最上面的金属层。
122.在外部焊盘接合区域pa上，存储器装置1400可以包括形成在外围电路结构peri的最上面的金属层处的下金属图案1273a，该下金属图案1273a可以对应于形成在单元阵列结构cell的最上面的金属层处的上金属图案1372a，并且与上金属图案1372a具有相同的形状。形成在外围电路结构peri的最上面的金属层处的下金属图案1273a可以不连接到外围电路结构peri上的单独的接触件。相似地，在外部焊盘接合区域pa上，上金属图案1371a可以形成在单元阵列结构cell的上金属层处，该上金属图案1371a可以对应于形成在外围电路结构peri的上金属层处的下金属图案1272a，并且与下金属图案1272a具有相同的形状。金属图案1271a可以电连接下金属图案1272a和第二金属层1240a。
123.下接合金属1271b和1272b可以形成在字线接合区域wlba的第二金属层1240b上。在字线接合区域wlba上，外围电路结构peri的下接合金属1271b和1272b可以接合到并且电连接到单元阵列结构cell的上接合金属1371b和1372b。
124.此外，在位线接合区域blba上，上金属图案1392可以形成在单元阵列结构cell的最上面的金属层处，该上金属图案1392可以对应于形成在外围电路结构peri的最上面的金属层处的下金属图案1252，并且与下金属图案1252具有相同的形状。没有接触件可以形成在在单元阵列结构cell的最上面的金属层处形成的上金属图案1392上。此外，金属图案1251可以电连接下金属图案1252和第二金属层1240c。
125.根据本发明构思的一些实施例，可以能够完全去除能够在形成分离区域期间生成的导电副产物，并且阻止/防止能够在形成分离图案以填充分离区域之前产生的污染。因此，随后可以能够减少工艺缺陷，并且改善可能由于污染而增大的诸如泄漏电流的操作特性。
126.尽管已经结合附图中所示的本发明构思的一些实施例描述了本发明构思，但是本领域技术人员将理解，在不脱离本发明构思的范围的情况下，可以做出各种改变、替代和修改。