具有衰减器的波导的制作方法

1.本公开涉及半导体结构，更具体地说，涉及具有衰减器的波导结构及其制造方法。


背景技术：

2.半导体光波导结构(例如，光子部件)是集成的光电子系统的重要部件。例如，半导体光波导结构能够通过限制光向周围衬底中的扩展来引导具有最小能量损失的光波(例如，光)。光波导结构可以用于许多不同的应用中，包括例如半导体激光器、光学滤波器、开关、调制器、隔离器和光电检测器。半导体材料的使用还使得能够使用已知的制造技术将整体(monolithic)集成到光电子器件中。
3.光子器件的打开或未连接的端口或者其他端点可能导致光信号的泄漏或背散射(backscatter)到芯片中。这也可能引起与其他光子器件的串扰以及对光信号的整体干扰。为了防止此类问题的发生，吸收器耦合到光子器件的打开或未连接的端口或者其他端点。ge是光子器件制造中常用的吸收器材料，它很容易集成到光子器件的制造过程中。


技术实现要素：

4.在本公开的方面，一种结构包括：波导结构，其包括半导体材料；衰减器，其位于所述波导结构下方；气隙结构，其位于所述波导结构和所述衰减器下方并与所述波导结构和所述衰减器竖直对准；以及浅沟槽隔离结构，其位于所述波导结构的侧面并与所述气隙结构合并。
5.在本公开的方面，一种结构包括：波导结构，其位于体衬底上并且包括第一半导体材料；衰减器，其位于所述波导结构下方并与所述波导结构竖直对准，所述衰减器包括不同于所述第一半导体材料的第二半导体材料；气隙，其与所述波导结构和所述衰减器竖直对准，所述气隙被所述第二半导体材料密封并在所述波导结构下方被电介质材料加衬；以及浅沟槽隔离结构，其包括电介质材料并位于所述波导结构的侧面。
6.在本公开的方面，一种方法包括：形成包括半导体材料的波导结构；形成位于所述波导结构下方的衰减器；形成位于所述波导结构和所述衰减器下方并与所述波导结构和所述衰减器竖直对准的气隙结构；以及形成位于所述波导结构的侧面并与所述气隙结构合并的浅沟槽隔离结构。
附图说明
7.通过本公开的示例性实施例的非限制性示例并参考所述多个附图，在以下详细描述中描述本公开。
8.图1示出了根据本公开的方面的输入结构。
9.图2示出了根据本公开的方面的在衬垫电介质膜和衬底中图案化的多个沟槽以及相应的制造工艺。
10.图3示出了根据本公开的方面的除了其他特征之外的位于腔结构和沟槽的侧壁上
的侧壁衬里以及相应的制造工艺。
11.图4示出了根据本公开的方面的除了其他特征之外的不具有任何侧壁衬里材料的沟槽以及相应的制造工艺。
12.图5示出了根据本公开的方面的除了其他特征之外的对沟槽和腔结构加衬的外延材料以及相应的制造工艺。
13.图6示出了根据本公开的方面的除了其他特征之外的密封腔结构的外延材料以及相应的制造工艺。
14.图7示出了根据本公开的方面的除了其他特征之外的位于衰减器和波导结构的侧面上的浅沟槽隔离结构以及相应的制造工艺。
15.图8示出了根据本公开的方面的位于波导结构上方的层间电介质材料以及相应的制造工艺。
16.图9a示出了根据本公开的方面的除了其他特征之外的波导结构和衰减器的截面图以及相应的制造工艺。
17.图9b示出了图9a沿线“a
”‑“
a”的结构的侧视图。
具体实施方式
18.本公开涉及半导体结构，更具体地说，涉及具有衰减器的波导结构及其制造方法。更具体地说，本公开涉及体晶片上的具有自对准衰减器的波导结构。有利地，具有自对准衰减器的波导结构可以形成在体晶片上，这允许与其他器件(例如cmos、双极结晶体管(bjt)等)轻松集成。具有自对准衰减器的波导结构还提供了紧凑的占位面积(footprint)。
19.在实施例中，本文描述的结构包括与波导结构(例如，光电探测器)共同形成并自对准的衰减器。衰减器和波导结构形成在体衬底上。例如，波导结构可以是形成在密封气隙结构上方的si材料，并且衰减器可以是形成在密封气隙结构上方的ge或sige。气隙结构可以用si、sige或ge密封，并用来自浅沟槽隔离结构的电介质材料定界(bound)。在实施例中，浅沟槽隔离结构可限定波导结构的尺寸，浅沟槽隔离结构还用氧化物或其他电介质材料在波导结构的所有侧面包覆波导结构。浅沟槽隔离结构中的氧化物或其他电介质材料还可以对气隙结构加衬，使得氧化物或其他电介质材料在波导结构的底部包覆波导结构。此外，衰减器可以是纵横比大于1:1的条形。
20.本公开的具有衰减器的波导结构可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(ic)技术中采用了用于制造本公开的具有衰减器的波导结构的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，具有衰减器的波导结构的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部部分施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。
21.图1示出了根据本公开的方面的输入结构。特别地，结构10包括包含任何体半导体材料的衬底12。例如，衬底12可由任何合适的体半导体材料构成，例如si、sige、sigec、sic、gaas、inas、inp和其他iii/v或ii/vi族化合物半导体。
22.仍参考图1，可以在衬底12上形成(例如，沉积)一个或多个衬垫膜14。例如，衬垫膜14可以是氧化物或氮化物。作为示例性的非限制性示例，氮化物可通过常规沉积工艺(例
如，化学气相沉积(cvd))沉积至约100nm至200nm的厚度；而氧化物可以沉积至约10nm的厚度。在实施例中，当衬底12包括si材料时，可以在si的炉氧化中形成氧化物。
23.在图2中，可以使用常规光刻和蚀刻工艺在衬垫电介质膜14和衬底12中图案化多个沟槽16。例如，将形成在衬垫电介质膜14上方的抗蚀剂暴露于能量(光)以形成图案(开口)。具有选择性化学作用(chemistry)的蚀刻工艺，例如反应离子蚀刻(rie)，将被用于通过抗蚀剂的开口形成穿过衬垫膜14并进入衬底12中的一个或多个沟槽16。然后可通过常规氧灰化工艺或其他已知的剥离剂去除抗蚀剂。出于示例的目的示出了单个沟槽16，尽管这里可以考虑多个沟槽以形成多个衰减器，例如，如图9a所示。
24.从上方观察，沟槽16可以成形为具有大于1:1的纵横比的“条”。例如，沟槽16的纵横比可以是大约10:1。在一个示例性示例中，沟槽16的宽度可以为大约0.1μm至0.25μm且沟槽16的长度可以为大约5.0μm；尽管这里可以考虑其他尺寸。如本文所述，沟槽16将用于形成椭圆形(oblong)或条形衰减器。
25.参考图3，侧壁衬里18可通过沉积电介质材料，然后从沟槽16的底部和结构的顶部平面特征对电介质材料进行各向异性蚀刻工艺来在沟槽16的侧壁上形成。在实施例中，侧壁衬里18可以是任何合适的电介质材料，例如氧化物或氮化物或使用任何已知沉积方法沉积的电介质层的组合，这些沉积方法例如包括cvd、硅衬底的热氧化、原子层沉积(ald)或其任何组合。各向异性蚀刻可以包括使用基于全氟化碳的化学作用的rie，如本领域已知的，此工艺从平坦表面蚀刻材料但留下沟槽16的侧壁上的电介质材料(例如，侧壁衬里18)。
26.在实施例中，侧壁衬里18应该牢固地(robustly)涂覆沟槽16的侧壁以保护下面的衬底12免受(用于形成腔的)后续蚀刻工艺。为了实现这种牢固的侧壁覆盖，电介质材料应该足够厚，以在沟槽16的侧壁上留下一层膜，但又不能太厚，以至于它夹断(pinch off)沟槽16的顶部开口，这样会阻止在后续腔蚀刻过程中形成腔。
27.如图3进一步所示，通过穿过沟槽16的底部的衬底蚀刻工艺，可以在衬底12中形成腔结构20。衬底表面上的衬垫膜14和沟槽16的侧壁衬里18保护衬底12不会在腔结构20的形成过程中被无意地蚀刻。在实施例中，在腔形成之前，可以使用可选的蒸气或液体hf处理、氢等离子体、退火、碱性或酸性化学清洁、或任何已知的从衬底12(例如，硅)中去除薄的或自然(native)电介质或残留间隔物蚀刻聚合物的工艺来去除沟槽16的底部的任何多余的电介质材料。后(post)侧壁衬里蚀刻清洁(例如，各向异性蚀刻)应在沟槽16的顶角和侧壁上留下牢固的电介质衬里(例如，侧壁衬里18)，以防止在腔形成期间穿过沟槽16的侧壁蚀刻衬底12。
28.在实施例中，腔结构20可以是通过去除每个沟槽16下方的衬底材料12而形成的椭圆形结构。在实施例中，腔结构20可以具有大约5μm或更长的长度和大约2μm的宽度，尽管这里还可以考虑其他尺寸。去除衬底12的材料可通过湿蚀刻工艺或干蚀刻工艺实现。例如，干蚀刻剂可以包括基于等离子体的cf4、基于等离子体的sf6或气体xef4硅蚀刻等，并且湿蚀刻工艺可以包括koh和nh4oh。
29.在图4中，可从结构中去除侧壁衬里18和衬垫膜14，从而暴露衬底12的上表面和沟槽16的侧壁。在实施例中，侧壁衬里18和衬垫膜14可通过对这些材料具有选择性的常规蚀刻工艺去除。例如，侧壁衬里18和衬垫电介质膜14可通过例如热磷酸然后通过hf化学作用去除或者通过hf化学作用然后通过热磷酸去除，具体取决于用于侧壁衬里18的单个电介质
层或不同电介质层的堆叠。
30.在去除侧壁衬里18和衬垫膜14之后，沟槽16可能经受可选的退火工艺以软化沟槽16的边缘或使沟槽16的边缘变圆(弯曲)。在实施例中，在h2或其他氢气氛中的退火可以从硅衬底表面去除任何自然的氧化物或其他氧化物。也可以提供在其他气氛中的退火，例如nh3、b2h6、ph3、ash2或与氢结合的其他气体。举例来说，在hf预清洁工艺之后，该结构可以经历在大约800℃至大约1100℃的温度范围、持续最长约60秒的退火工艺。如果需要很少的曲率或不需要曲率，则降低退火温度、减少时间或减少基于氢的气体流动以消除或最小化硅衬底回流。
31.在图5中，可以在包括沟槽16的侧壁和腔结构20的侧壁的衬底12的表面上形成材料22。在实施例中，材料22可以是使用超高真空cvd(uhvcvd)沉积的外延ge材料；尽管这里也可以考虑可用作衰减器的其他半导体材料。例如，本公开考虑使用具有与衬底12类似的带隙并且能够经历本文所述的回流工艺的半导体材料，例如，sige。在实施例中，ge材料可以在大约600℃至750℃的温度下沉积，导致大约5nm至大约50nm的厚度。应当理解，材料22的厚度可以取决于沟槽16的临界尺寸。
32.如图6所示，晶片被加热到等于或大于材料22的回流温度，使得材料22填充沟槽16的顶部。更具体地说，材料22具有低于衬底12的回流温度，使得材料22可以回流并密封沟槽16，从而形成密封的气隙结构20a和衰减器22a。例如，ge具有比si更低的回流温度，使得ge可以回流到沟槽16的开口中以密封沟槽16的顶部而不填充腔结构20。在实施例中，回流温度是800-1050℃，并且回流时间最长可达约600秒。
33.沟槽16内的回流材料22的厚度和其他尺寸可根据沟槽16的深度和其他尺寸而变化。示例性地，回流材料22可以随着沟槽16变深而变厚，随着沟槽16变宽而变宽，随着沟槽16变长而变长。在一个示例中，材料22的厚度可以是0.2μm至0.5μm，宽度为大约0.10μm至0.25μm，长度为5.0μm以上或大于5.0μm。以此方式，回流材料22可用作纵横比大于1:1且优选地约为1:10的衰减器22a。
34.此外，当沟槽16与气隙结构20a对准时，回流材料22(例如，衰减器22a)将与气隙结构20a沿其纵轴轴向对准(例如，竖直对准)。以此方式，衰减器可以与气隙结构20a自对准。衬底12表面上的任何剩余材料22都可用作蚀刻停止层或标记层，因为它对下面的衬底12具有选择性。
35.在材料22发生回流以形成衰减器22a之后，可以在沟槽16和材料22上方沉积半导体材料24。在实施例中，半导体材料24可以是si材料或用作波导结构的其他半导体材料。由于半导体材料24位于回流材料22(即衰减器22a)的正上方并与之接触，因此它也将与气隙结构20a对准并平行。半导体材料24可在具有大约850℃至大约1050℃的温度的沉积室中，持续大约60秒在材料22上外延生长达到0.3μm或更大的厚度。在该温度下，材料22可以继续回流，继续被重力吸引(gravitate)或迁移到沟槽16的上部(例如，通常在最小临界尺寸处)。在实施例中，半导体材料24的表面可以以自平坦化的方式生长，例如具有平坦的表面。此外，半导体材料24可用于进一步密封腔结构，例如，气隙结构20a。
36.图7示出了与气隙结构20a的侧面合并的浅沟槽隔离结构26。在实施例中，浅沟槽隔离结构26限定了由回流材料22构成的衰减器22a。在该实现中，波导结构24a可以具有大约0.2μm的宽度；尽管这里可以考虑其他尺寸，例如0.3μm或更大。
37.如图7所示，衰减器22a(例如，ge材料)和波导结构24a均位于气隙结构20a上方并与之竖直对准，其中波导结构24a位于衰减器22a上方。因此，衰减器22a和波导结构24a均位于气隙结构20a上方并与之轴向对准，例如彼此自对准并与气隙结构20a自对准。
38.在实施例中，浅沟槽隔离结构26通过本领域技术人员公知的常规光刻、蚀刻和沉积工艺形成，从而不需要进一步解释以完全理解本公开。在实施例中，形成浅沟槽的蚀刻工艺也可用于去除气隙结构20a中的任何残留材料22。浅沟槽也与气隙结构20a相交或合并。以此方式，形成在浅沟槽内的电介质材料28(例如sio2)也可形成在气隙结构20a的侧壁上。电介质材料28可通过常规cvd工艺沉积或者可以是可流动的氧化物，例如通过低压cvd(lpcvd)或高纵横比工艺(harp)沉积的原硅酸四乙酯(teos)。以此方式，波导结构24a和衰减器22a的组合在其侧面和底部被电介质材料28定界或包覆。在实施例中，浅沟槽隔离结构26的横向厚度可以是大约0.2μm以上。
39.在实施例中，取决于用于在浅沟槽隔离结构26中沉积材料的沉积工艺，电介质材料28(例如，氧化物)在气隙结构20a的侧壁(其不与浅沟槽隔离结构26相交)上可具有大约或更大的厚度。例如，可以使用热氧化工艺以及随后的非共形高密度等离子氧化物沉积来实现大约的衬里厚度。另一方面，在实施例中，电介质材料28可通过使用例如harp来完全填充或几乎完全填充气隙结构20a。以此方式，衰减器22a和波导结构24a均被电介质材料(例如，氧化物)包覆(例如，覆盖)。
40.图8示出了形成在波导结构24a上方的层间电介质材料30。因此，现在，波导结构24a在上表面被电介质材料包覆，在侧表面被浅沟槽隔离结构28包覆。在实施例中，层间电介质材料30可以是通过常规沉积方法沉积的氧化物材料(例如，sio2)。例如，层间电介质材料30可通过cvd工艺形成。
41.图9a示出了波导结构24a和衰减器22a的截面图，图9b示出了图9a的沿线“a
”‑“
a”的结构的侧视图。如图9a和图9b所示，衰减器22a是包括大于1:1并且优选地大约10:1的纵横比的条形结构。在一个示例性示例中，衰减器22a的宽度可以为大约0.1μm至0.25μm，并且长度可以为大约5.0μm；尽管这里可以考虑其他尺寸。此外，波导结构24a可具有大约0.3μm或更大的厚度、具有在浅沟槽隔离结构26之间限定的大约0.2μm或更大，例如3μm，的宽度。此外，气隙结构20a可以是包括结合(conjoined)腔的单个椭圆形结构，其被浅沟槽隔离结构26的氧化物材料28加衬。衰减器22a和波导结构24a与气隙结构20a平行并对准，衰减器22a和波导结构24a被氧化物材料28包覆。
42.模拟表明了本文公开的具有衰减器的波导结构提供了优于常规波导结构的优点。例如，tcad模拟表明了》30db的吸收(例如，33.5db)可通过用于衰减器22a的单个10μm长的ge带实现。类似地，模拟表明了》30db的吸收(例如，33.5db)可通过用于衰减器22a的两个5μm长的ge带实现。此外，用于衰减器22a的单个5μm ge带可以实现大于15db的吸收。
43.可以在片上系统(soc)技术中利用具有衰减器的波导结构。本领域技术人员应当理解，soc是将电子系统的所有组件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于组件被集成在单个衬底上，因此与具有等效功能的多芯片设计相比，soc消耗的功率少得多并且占用的面积也少得多。因此，soc正成为移动计算(例如智能手机)和边缘计算市场中的主导力量。soc也被常用于嵌入式系统和物联网。
44.如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造
商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
45.本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改善，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。