非易失性存储器装置和包括其的数据存储系统的制作方法

非易失性存储器装置和包括其的数据存储系统
1.本技术基于于2020年11月30日在韩国知识产权局提交的第10-2020-0165067号韩国专利申请并要求其优先权，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.发明构思涉及存储器装置和数据存储系统。更具体地，发明构思涉及非易失性存储器装置和包括非易失性存储器装置的数据存储系统。


背景技术：

3.非易失性存储器装置正变得更加高度集成。为了实现更高的集成度，可以减小非易失性存储器装置的平面面积。因此，提出一种包括堆叠的多个结构的非易失性存储器装置，所述多个结构彼此直接接合。


技术实现要素：

4.发明构思提供了具有提高的设计自由度的非易失性存储器装置以及包括非易失性存储器装置的数据存储系统。
5.根据发明构思的一个实施例，提供一种非易失性存储器装置，所述非易失性存储器装置包括：第一结构，包括至少一个第一存储器平面；以及第二结构，接合到第一结构并且包括至少一个第二存储器平面，其中，包括在第一结构中的所述至少一个第一存储器平面的数量与包括在第二结构中的所述至少一个第二存储器平面的数量不同。
6.根据发明构思的另一实施例，提供一种非易失性存储器装置，所述非易失性存储器装置包括：第一结构；以及第二结构，在第一结构上，其中，第一结构包括：至少一个第一存储器平面；以及多个第一接合垫，在第一结构的第一表面上并且连接到所述至少一个第一存储器平面，第二结构包括：至少一个第二存储器平面；以及多个第二接合垫，在第二结构的第二表面上并且连接到所述至少一个第二存储器平面，所述多个第一接合垫分别与所述多个第二接合垫接触，并且包括在第一结构中的所述至少一个第一存储器平面的数量与包括在第二结构中的所述至少一个第二存储器平面的数量不同。
7.根据发明构思的另一实施例，提供一种数据存储系统，所述数据存储系统包括：非易失性存储器装置，包括第一结构和接合到第一结构的第二结构；以及存储器控制器，电连接到非易失性存储器装置并且被配置为控制非易失性存储器装置，其中，第一结构包括至少一个第一存储器平面，第二结构包括至少一个第二存储器平面，并且包括在第一结构中的所述至少一个第一存储器平面的数量与包括在第二结构中的所述至少一个第二存储器平面的数量不同。
附图说明
8.根据下面结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：
9.图1是根据发明构思的实施例的非易失性存储器装置的框图；
10.图2是根据发明构思的实施例的包括在非易失性存储器装置中的块的电路图；
11.图3是根据发明构思的实施例的包括在非易失性存储器装置中的平面的剖视图；
12.图4a是根据发明构思的实施例的非易失性存储器装置的分解透视图；
13.图4b是根据发明构思的实施例的图4a的非易失性存储器装置的沿面cp4的剖视图；
14.图5是根据发明构思的实施例的非易失性存储器装置的分解透视图；
15.图6是根据发明构思的实施例的非易失性存储器装置的分解透视图；
16.图7a是根据发明构思的实施例的非易失性存储器装置的分解透视图；
17.图7b是根据发明构思的实施例的图7a的非易失性存储器装置的沿面cp7的剖视图；
18.图8a是根据发明构思的实施例的非易失性存储器装置的分解透视图；
19.图8b是根据发明构思的实施例的图8a的非易失性存储器装置的沿面cp8的剖视图；
20.图9a是根据发明构思的实施例的非易失性存储器装置的分解透视图；
21.图9b是根据发明构思的实施例的图9a的非易失性存储器装置的沿面cp9的剖视图；
22.图10a是根据发明构思的实施例的非易失性存储器装置的分解透视图；
23.图10b是根据发明构思的实施例的图10a的非易失性存储器装置的沿面cp10的剖视图；
24.图11a是根据发明构思的实施例的非易失性存储器装置的分解透视图；
25.图11b是根据发明构思的实施例的图11a的非易失性存储器装置的沿面cp11的剖视图；
26.图12a是根据发明构思的实施例的非易失性存储器装置的分解透视图；
27.图12b是根据发明构思的实施例的图12a的非易失性存储器装置的沿面cp12的剖视图；
28.图13是根据发明构思的实施例的非易失性存储器装置的剖视图；
29.图14是根据发明构思的实施例的非易失性存储器装置的剖视图；
30.图15是根据发明构思的实施例的包括非易失性存储器装置的数据存储系统的示意图；
31.图16是根据发明构思的实施例的包括非易失性存储器装置的数据存储系统的透视图；以及
32.图17是根据发明构思的实施例的包括非易失性存储器装置的半导体封装件的沿图16的线ii-ii'截取的剖视图。
具体实施方式
33.图1是根据发明构思的实施例的非易失性存储器装置100的框图。
34.参照图1，即使当供应的电力被切断时，非易失性存储器装置100也可保持存储在其中的数据。例如，非易失性存储器装置100可包括电可擦除可编程只读存储器(eeprom)、闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器
(mram)、铁电随机存取存储器(fram)或它们的组合。在下文中，将在非易失性存储器装置100是三维nand闪存装置的假设下详细描述发明构思的实施例。
35.非易失性存储器装置100可包括存储器单元阵列15和外围电路pc。存储器单元阵列15可包括多个平面pl(还被称为，存储器平面pl)。平面pl可以是对其独立执行操作(例如，读取操作、写入操作或删除操作)的最小单元。当存储器单元阵列15包括多个平面pl时，可同时对多个平面pl分别执行多个操作。每个平面pl可包括多个块blk。每个块blk可以是对其执行删除操作的最小单元。每个块blk可包括多个页。每个页可以是用于读取操作和写入操作的最小单元。每个页可包括其中存储有数据的多个存储器单元。
36.外围电路pc可包括行解码器12、页缓冲器13和控制逻辑14。行解码器12可通过多条串选择线ssl、多条字线wl和多条地选择线gsl连接到存储器单元阵列15。行解码器12可响应于从存储器控制器(未示出)提供的地址addr来选择存储器单元阵列15中的多个块blk中的至少一个。此外，行解码器12可响应于从存储器控制器(未示出)提供的地址addr来选择被选块blk中的字线wl、串选择线ssl和地选择线gsl中的至少一条。
37.页缓冲器13可通过多条位线bl连接到存储器单元阵列15。页缓冲器13可选择多条位线bl中的至少一条。页缓冲器13可在存储器单元阵列15中存储从存储器控制器(未示出)接收的数据data。此外，页缓冲器13可将从存储器单元阵列15读取的数据data输出到存储器控制器(未示出)。
38.控制逻辑14可控制非易失性存储器装置100的总体操作。具体地，控制逻辑14可控制行解码器12和页缓冲器13的操作。例如，控制逻辑14可控制非易失性存储器装置100，使得与从存储器控制器(未示出)提供的命令cmd对应的存储器操作被执行。此外，控制逻辑14可响应于从存储器控制器(未示出)提供的控制信号ctrl来生成将要在非易失性存储器装置100中使用的各种内部控制信号。
39.图2是根据发明构思的实施例的包括在非易失性存储器装置中的块blk的电路图。
40.参照图2，块blk可包括多个nand串ns11至ns33。尽管图2示出一个块blk包括九个nand串ns11至ns33，但是包括在一个块blk中的nand串的数量不限于此。nand串ns11至ns33中的每个可沿竖直方向(z方向)延伸。nand串ns11至ns33中的每个可包括串联连接的至少一个串选择晶体管sst、多个存储器单元mc1至mc8和至少一个地选择晶体管gst。尽管图2示出nand串ns11至ns33中的每个包括一个串选择晶体管sst、八个存储器单元mc1至mc8和一个地选择晶体管gst，但是包括在nand串ns11至ns33中的一个中的串选择晶体管、存储器单元和地选择晶体管的数量不限于此。
41.在一些实施例中，nand串ns11至ns33中的每个还可包括在至少一个地选择晶体管gst与第一存储器单元mc1之间的虚设存储器单元(未示出)。在一些实施例中，nand串ns11至ns33中的每个还可包括在第八存储器单元mc8与至少一个串选择晶体管sst之间的虚设存储器单元(未示出)。将理解的是，尽管在此可使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语限制；相反，这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离发明构思的范围的情况下，讨论的第一元件可被称为第二元件。
42.nand串ns11至ns33可连接在位线bl1至bl3与共源极线csl之间。位线bl1至bl3中的每个可沿第二水平方向(y方向)延伸。串选择晶体管sst的栅极可连接到串选择线ssl1至ssl3，存储器单元mc1至mc8的栅极可连接到字线wl1至wl8，并且地选择晶体管gst的栅极可
连接到地选择线gsl1至gsl3。串选择线ssl1至ssl3中的每条、字线wl1至wl8中的每条和地选择线gsl1至gsl3中的每条可沿第一水平方向(x方向)延伸。共源极线csl可共同连接到多个nand串ns11至ns33。此外，字线wl1至wl8可共同连接到多个nand串ns11至ns33。
43.存储器单元mc1至mc8中的每个可存储一位数据或者两位或两位以上的数据。在一个存储器单元中存储一位数据的存储器单元被称为单层单元(slc)或单位(single bit)单元。在一个存储单元中存储两位或两位以上数据的存储单元被称为多层单元(mlc)或多位单元。
44.一个平面可包括共享位线bl1至bl3的多个块blk。也就是说，一个平面可包括在图2中沿y方向布置的多个块blk。一个块blk可包括多个页。一个页可以是连接到同一字线的一组存储器单元。例如，在图2中在z方向上处于同一高度的九个第一存储器单元mc1可形成一个页。
45.图3是根据发明构思的实施例的包括在非易失性存储器装置中的平面pl的剖视图。
46.参照图3，平面pl可包括交替堆叠的多个层间绝缘层il1至il11和多个栅极层gl1至gl10以及多个沟道结构chs，每个沟道结构chs穿过多个层间绝缘层il1至il11和多个栅极层gl1至gl10。一个沟道结构chs和多个栅极层gl1至gl10可形成图2中示出的多个nand串ns11至ns33中的一个。例如，第一栅极层gl1和一个沟道结构chs可形成图2中示出的地选择晶体管gst，第二栅极层gl2至第九栅极层gl9和一个沟道结构chs可形成图2中示出的第一存储器单元mc1至第八存储器单元mc8，并且第十栅极层gl10和一个沟道结构chs可形成图2中示出的串选择晶体管sst。
47.多个栅极层gl1至gl10可分别连接到地选择线gsl、多条字线wl1至wl8和串选择线ssl。多个沟道结构chs的顶部可分别连接到多条位线bl1至bl3。多个沟道结构chs的底部可连接到共源极线csl。
48.多个层间绝缘层il1至il11和多个栅极层gl1至gl10可具有台阶形状。也就是说，z方向上的较高层间绝缘层(例如，il8)的平面面积可比z方向上的较低层间绝缘层(例如，il7)的平面面积小，并且z方向上的较高栅极层(例如，gl8)的平面面积可比z方向上的较低栅极层(例如，gl7)的平面面积小。在说明书中，平面面积表示x-y平面的面积。在一些实施例中，台阶形状可被构造成使得z方向上的较低层间绝缘层(例如，il7)的外边缘可横向地(例如，在x方向和/或y方向上)延伸超过z方向上的较高层间绝缘层(例如，il8)的外边缘，并且z方向上的较低栅极层(例如，gl7)的外边缘可横向地(例如，在x方向和/或y方向上)延伸超过z方向上的较高栅极层(例如，gl8)的外边缘。在图3中，多个层间绝缘层il1至il11和多个栅极层gl1至gl10可被描绘为具有沿-z方向下降的台阶形状。
49.多个层间绝缘层il1至il11可包括绝缘材料，绝缘材料包括氧化硅、氮化硅、低介电(低k)材料或它们的组合。低介电材料是具有比氧化硅的介电常数低的介电常数的材料，并且可包括例如磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃(fsg)、有机硅酸盐玻璃(osg)、旋涂玻璃(sog)、旋涂聚合物或它们的组合。
50.多个栅极层gl1至gl10可通过多个层间绝缘层il1至il11彼此分离。多个栅极层gl1至gl10可包括钨(w)、铜(cu)、银(ag)、金(au)、铝(al)、它们的组合或导电材料，但不限于此。在一些实施例中，多个栅极层gl1至gl10中的每个还可包括钛(ti)、钽(ta)、氮化钛
(tin)、氮化钽(tan)、它们的组合或阻挡材料，但不限于此，以防止导电材料扩散到多个层间绝缘层il1至il11的内部。
51.沟道结构chs可位于沿竖直方向(例如，z方向)穿过多个栅极层gl1至gl10和多个层间绝缘层il1至il11的沟道孔chh内部。沟道结构chs可包括在沟道孔chh的侧表面上的栅极绝缘层gil、在栅极绝缘层gil上的沟道层cl、在沟道层cl上的填充绝缘层fl以及在沟道孔chh内和/或填充沟道孔chh的端部的沟道垫pd。
52.栅极绝缘层gil可包括依次堆叠在沟道孔chh上的阻挡绝缘层gil1、电荷存储层gil2和隧穿绝缘层gil3。阻挡绝缘层gil1可包括例如氧化硅、氮化硅、具有比氧化硅的介电常数大的介电常数的金属氧化物或它们的组合。金属氧化物可包括例如氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。电荷存储层gil2可包括例如氮化硅、氮化硼、多晶硅或它们的组合。隧穿绝缘层gil3可包括例如金属氧化物和/或氧化硅。在一些实施例中，阻挡绝缘层gil1、电荷存储层gil2和隧穿绝缘层gil3可分别包括例如氧化物、氮化物和氧化物。
53.沟道层cl可在填充绝缘层fl的侧表面和一端上和/或围绕填充绝缘层fl的侧表面和一端。沟道层cl可包括半导体材料(诸如，以iv族半导体材料、iii-v族半导体材料或ii-vi族半导体材料为例)。iv族半导体材料可包括例如硅(si)、锗(ge)或si-ge。iii-v族半导体材料可包括例如砷化镓(gaas)、磷化铟(inp)、磷化镓(gap)、砷化铟(inas)、锑化铟(insb)或砷化铟镓(ingaas)。ii-vi族半导体材料可包括例如碲化锌(znte)或硫化镉(cds)。在一些实施例中，沟道层cl可包括多晶硅。
54.填充绝缘层fl可在由沟道层cl和沟道垫pd围绕的空间内和/或填充由沟道层cl和沟道垫pd围绕的空间。填充绝缘层fl可包括绝缘材料，绝缘材料包括例如氮化硅、氧化硅、低介电材料或它们的组合。
55.沟道垫pd可与栅极绝缘层gil、沟道层cl和填充绝缘层fl接触。在一些实施例中，栅极绝缘层gil还可在沟道垫pd与沟道孔chh之间延伸。在一些实施例中，栅极绝缘层gil和沟道层cl还可在沟道垫pd与沟道孔chh之间延伸。在这种情况下，沟道垫pd可通过沟道层cl与栅极绝缘层gil分离。沟道垫pd可包括导电材料，导电材料包括例如半导体材料(诸如，si、ge和/或si-ge)、金属材料(诸如，w、ti、al、cu、au或ag)、金属氮化物(诸如，tin或tan)和/或它们的组合。在一些实施例中，沟道垫pd可包括多晶硅。
56.平面pl可包括多个沟道结构chs位于其中的单元区域cell和具有台阶形状的台阶区域str。
57.地选择线gsl、多条字线wl1至wl8、串选择线ssl和多条位线bl1至bl3可将平面pl连接到外围电路pc(参见图1)。地选择线gsl、多条字线wl1至wl8、串选择线ssl和多条位线bl1至bl3可包括导电材料(诸如，以cu、al、w、ag和/或au为例)。在一些实施例中，地选择线gsl、多条字线wl1至wl8、串选择线ssl和多条位线bl1至bl3还可包括阻挡材料(诸如，以ti、ta、tin和/或tan为例)。
58.共源极线csl可包括半导体材料(诸如，以iv族半导体材料、iii-v族半导体材料或ii-vi族半导体材料为例)。在一些实施例中，共源极线csl可以是si外延层的一部分或si晶片的一部分。
59.图4a是根据发明构思的实施例的非易失性存储器装置100的分解透视图。图4b是根据发明构思的实施例的图4a的非易失性存储器装置100的沿面cp4的剖视图。
60.参照图4a和图4b，非易失性存储器装置100可包括第一结构d1、第一结构d1上方的第二结构d2以及第一结构d1下方的第三结构d3(例如，使得第一结构d1位于第二结构d2与第三结构d3之间)。在图4a和图4b中示出的实施例中，第一结构d1、第二结构d2和第三结构d3可具有相同的平面面积。然而，在另一实施例中，与图4a和图4b中示出的实施例不同，第一结构d1、第二结构d2和第三结构d3中的至少两个可具有不同的平面面积。
61.第一结构d1可包括至少一个第一平面pl1，第二结构d2可包括至少一个第二平面pl2，第三结构d3可包括外围电路pc。外围电路pc可包括多个晶体管。尽管图4a示出第一结构d1包括一个第一平面pl1并且第二结构d2包括四个第二平面pl2，但是包括在第一结构d1中的第一平面pl1的数量(例如，个数)以及包括在第二结构d2中的第二平面pl2的数量(例如，个数)不限于此。图4a示出了四个第二平面pl2布置为2
×
2矩阵，但是在另一实施例中，四个第二平面pl2可布置为4
×
1矩阵或1
×
4矩阵。
62.包括在第一结构d1中的第一平面pl1的数量(例如，图4a中的1个)可与包括在第二结构d2中的第二平面pl2的数量(例如，图4a中的4个)不同。例如，包括在第二结构d2中的第二平面pl2的数量(例如，图4a中的4个)可以是包括在第一结构d1中的第一平面pl1的数量(例如，图4a中的1个)的偶数倍。通常，包括在结构中的平面的数量越多，结构的性能越好，但结构的良率越差。例如，包括在第一结构d1中的第一平面pl1的数量可比包括在第二结构d2中的第二平面pl2的数量小，使得第一结构d1的良率提高并且第二结构d2的性能提高。如上所述，通过独立地设计包括在第一结构d1中的第一平面pl1的数量和包括在第二结构d2中的第二平面pl2的数量，可提高设计自由度。
63.图4a示出了第一结构d1包括仅一个第一平面pl1，但是在另一实施例中，第一结构d1可包括多个第一平面pl1。此外，图4a示出了包括在第一结构d1中的第一平面pl1的数量(例如，图4a中的1个)比包括在第二结构d2中的第二平面pl2的数量(例如，图4a中的4个)小，但是在另一实施例中，包括在第一结构d1中的第一平面pl1的数量可比包括在第二结构d2中的第二平面pl2的数量大。
64.第一结构d1可具有在第一结构d1的相对侧上的彼此相对的第一表面s1a和第二表面s1b，第二结构d2可具有在第二结构d2的相对侧上的彼此相对的第一表面s2a和第二表面s2b，第三结构d3可具有在第三结构d3的相对侧上的彼此相对的第一表面s3a和第二表面s3b。第一结构d1的第一表面s1a可接合到第三结构d3的第一表面s3a，第一结构d1的第二表面s1b可接合到第二结构d2的第一表面s2a。第一结构d1可在没有用于第一结构d1与第二结构d2之间的连接的线或凸块的情况下接合到第二结构d2。也就是说，第一结构d1可直接接合到第二结构d2。同样，第一结构d1可直接接合到第三结构d3。
65.第一结构d1还可包括在第一结构d1的第一表面s1a上的多个第一接合垫131a和在第一结构d1的第二表面s1b上的多个第二接合垫131b。第二结构d2还可包括在第二结构d2的第一表面s2a上的多个第一接合垫132a。第三结构d3还可包括在第三结构d3的第一表面s3a上的多个第一接合垫133a。第一结构d1和第三结构d3可通过第一结构d1的多个第一接合垫131a与第三结构d3的多个第一接合垫133a之间的直接接合(例如，第一结构d1的多个第一接合垫131a分别与第三结构d3的多个第一接合垫133a接触)而彼此物理连接及电连接。此外，第一结构d1和第二结构d2可通过第一结构d1的多个第二接合垫131b与第二结构d2的多个第一接合垫132a之间的直接接合而彼此物理连接及电连接。
66.第一结构d1的多个第一接合垫131a和多个第二接合垫131b、第二结构d2的多个第一接合垫132a以及第三结构d3的多个第一接合垫133a可包括导电材料，导电材料包括例如cu、au、ag、al、w、ti、ta或它们的组合。在一些实施例中，第一结构d1的多个第一接合垫131a和多个第二接合垫131b、第二结构d2的多个第一接合垫132a以及第三结构d3的多个第一接合垫133a可包括cu，并且可在第一结构d1与第二结构d2之间以及第一结构d1与第三结构d3之间形成cu-cu直接接合。在一些实施例中，第一结构d1的多个第一接合垫131a和多个第二接合垫131b、第二结构d2的多个第一接合垫132a以及第三结构d3的多个第一接合垫133a还可包括阻挡材料(诸如，以ti、ta、tin和/或tan为例)。
67.第一结构d1还可包括第一互连121。第一互连121可将至少一个第一平面pl1连接到第一结构d1的多个第一接合垫131a和多个第二接合垫131b。尽管图4b示出了第一互连121仅包括多条线，但是第一互连121还可包括过孔、塞、穿过至少一个第一平面pl1的贯穿过孔等。
68.第二结构d2还可包括将至少一个第二平面pl2连接到第二结构d2的多个第一接合垫132a的第二互连122。尽管图4b示出了第二互连122仅包括多条线，但是第二互连122还可包括过孔和塞。
69.第三结构d3还可包括将外围电路pc连接到第三结构d3的多个第一接合垫133a的第三互连123。尽管图4b示出了第三互连123仅包括多条线，但是第三互连123还可包括过孔和塞。
70.第一互连121、第二互连122和第三互连123可包括导电材料(诸如，cu、al、w、ag或au)。在一些实施例中，第一互连121、第二互连122和第三互连123还可包括阻挡材料(诸如，以ti、ta、tin和/或tan为例)。
71.在一些实施例中，至少一个第一平面pl1中的每个可具有从第一结构d1的第一表面s1a朝向第一结构d1的第二表面s1b下降的台阶形状。至少一个第二平面pl2中的每个可以具有从第二结构d2的第一表面s2a朝向第二结构d2的第二表面s2b下降的台阶形状。在一些实施例中，在平面图的一点中，至少一个第一平面pl1中的每个的单元区域cella可与至少一个第二平面pl2中的每个的台阶区域strb叠置。也就是说，至少一个第一平面pl1中的每个的单元区域cella到x-y平面上的投影可与至少一个第二平面pl2中的每个的台阶区域strb到x-y平面上的投影叠置。在一些实施例中，至少一个第一平面pl1中的每个的单元区域cella可与至少一个第二平面pl2中的一个或多个的台阶区域strb竖直叠置。将理解的是，如在此使用的“元件a与元件b竖直叠置”(或类似语言)表示存在与元件a和元件b二者相交的至少一条竖直线。
72.在一些实施例中，至少一个第一平面pl1中的每个的平面面积可相同。同样地，至少一个第二平面pl2中的每个的平面面积可相同。至少一个第一平面pl1中的一个的平面面积可与至少一个第二平面pl2中的一个的平面面积不同。例如，一个第一平面pl1的平面面积可以是一个第二平面pl2的平面面积的大约四倍。
73.包括在一个第一平面pl1中的沟道结构chsa的数量可与包括在一个第二平面pl2中的沟道结构chsb的数量不同。例如，在图4a和图4b的实施例中，包括在一个第一平面pl1中的沟道结构chsa的数量可以是包括在一个第二平面pl2中的沟道结构chsb的数量的大约四倍。在一些实施例中，包括在一个第一平面pl1中的栅极层gla的数量(例如，图4b中的10
个)可与包括在一个第二平面pl2中的栅极层glb的数量(例如，图4b中的10个)相同。
74.图5是根据发明构思的实施例的非易失性存储器装置100a的分解透视图。在下文中，将描述图5中示出的非易失性存储器装置100a与图4a和图4b中示出的非易失性存储器装置100之间的差异。
75.参照图5，第一结构d1可包括两个第一平面pl1，并且第二结构d2可包括八个第二平面pl2。也就是说，第一结构d1还可包括多个第一平面pl1。图5示出了八个第二平面pl2布置为4
×
2矩阵，但是在另一实施例中，八个第二平面pl2可以以另外的形式(诸如，8
×
1矩阵、2
×
4矩阵或1
×
8矩阵)布置。图5还示出了两个第一平面pl1布置为2
×
1矩阵，但是在另一实施例中，两个第一平面pl1可以以另外的形式(诸如，1
×
2矩阵)布置。
76.图6是根据发明构思的实施例的非易失性存储器装置100b的分解透视图。在下文中，将描述图6中示出的非易失性存储器装置100b与图4a和图4b中示出的非易失性存储器装置100之间的差异。
77.参照图6，第一结构d1可包括两个第一平面pl1，并且第二结构d2可包括三个第二平面pl2。也就是说，包括在第一结构d1中的第一平面pl1的数量和包括在第二结构d2中的第二平面pl2的数量不一定必须是偶数。包括在第一结构d1中的两个第一平面pl1可布置为1
×
2矩阵(如图6中所示)或2
×
1矩阵。包括在第二结构d2中的三个第二平面pl2可布置为1
×
3矩阵或3
×
1矩阵(如图6中所示)。
78.图7a是根据发明构思的实施例的非易失性存储器装置100c的分解透视图。图7b是根据发明构思的实施例的图7a的非易失性存储器装置100c的沿面cp7的剖视图。在下文中，将描述图7a和图7b中示出的非易失性存储器装置100c与图4a和图4b中示出的非易失性存储器装置100之间的差异。
79.参照图7a和图7b，非易失性存储器装置100c可包括第一结构d1、第二结构d2以及第一结构d1与第二结构d2之间的第三结构d3。第一结构d1的第一表面s1a可接合到第三结构d3的第一表面s3a，并且第三结构d3的第二表面s3b可接合到第二结构d2的第一表面s2a。第一结构d1可直接接合到第三结构d3，并且第二结构d2可直接接合到第三结构d3。
80.第一结构d1可包括在第一结构d1的第一表面s1a上的多个第一接合垫131a。第二结构d2可包括在第二结构d2的第一表面s2a上的多个第一接合垫132a。第三结构d3可包括在第三结构d3的第一表面s3a上的多个第一接合垫133a和在第三结构d3的第二表面s3b上的多个第二接合垫133b。第一结构d1和第三结构d3可通过第一结构d1的多个第一接合垫131a与第三结构d3的多个第一接合垫133a之间的直接接合而彼此物理连接及电连接。此外，第三结构d3和第二结构d2可通过第三结构d3的多个第二接合垫133b与第二结构d2的多个第一接合垫132a之间的直接接合而彼此物理连接及电连接。
81.第一互连121可将至少一个第一平面pl1连接到第一结构d1的多个第一接合垫131a。第三互连123可将外围电路pc连接到第三结构d3的多个第一接合垫133a和多个第二接合垫133b。第二互连122可将至少一个第二平面pl2连接到第二结构d2的多个第一接合垫132a。
82.图8a是根据发明构思的实施例的非易失性存储器装置100d的分解透视图。图8b是根据发明构思的实施例的图8a的非易失性存储器装置100d的沿面cp8的剖视图。在下文中，将描述图8a和图8b中示出的非易失性存储器装置100d与图4a和图4b中示出的非易失性存
储器装置100之间的差异。
83.参照图8a和图8b，非易失性存储器装置100d还可包括在第二结构d2上方的第四结构d4。第四结构d4可直接接合到第二结构d2。第二结构d2的第一表面s2a可接合到第四结构d4的第一表面s4a，并且第二结构d2的第二表面s2b可接合到第一结构d1的第二表面s1b。
84.第三结构d3可包括第一外围电路pc1，第一结构d1可包括至少一个第一平面pl1，第二结构d2可包括至少一个第二平面pl2，第四结构d4可包括第二外围电路pc2。
85.第二结构d2可包括在第二结构d2的第一表面s2a上的多个第一接合垫132a和在第二结构d2的第二表面s2b上的多个第二接合垫132b。第四结构d4可包括在第四结构d4的第一表面s4a上的多个第一接合垫134a。第二结构d2和第四结构d4可通过第二结构d2的多个第一接合垫132a与第四结构d4的多个第一接合垫134a之间的直接接合而彼此物理连接及电连接。第二结构d2和第一结构d1可通过第二结构d2的多个第二接合垫132b与第一结构d1的多个第二接合垫131b之间的直接接合而彼此物理连接及电连接。
86.第一互连121可将至少一个第一平面pl1连接到第一结构d1的多个第一接合垫131a和多个第二接合垫131b。第二互连122可将至少一个第二平面pl2连接到第二结构d2的多个第一接合垫132a和多个第二接合垫132b。第三互连123可将第一外围电路pc1连接到第三结构d3的多个第一接合垫133a。第四结构d4还可包括将第二外围电路pc2连接到第四结构d4的多个第一接合垫134a的第四互连124。
87.图9a是根据发明构思的实施例的非易失性存储器装置100e的分解透视图。图9b是根据发明构思的实施例的图9a的非易失性存储器装置100e的沿面cp9的剖视图。在下文中，将描述图9a和图9b中示出的非易失性存储器装置100e与图8a和图8b中示出的非易失性存储器装置100d之间的差异。
88.参照图9a和图9b，第四结构d4可在第一结构d1与第二结构d2之间。也就是说，非易失性存储器装置100e可包括沿竖直方向(z方向)堆叠的第三结构d3、第一结构d1、第四结构d4和第二结构d2。第四结构d4的第一表面s4a可接合到第二结构d2的第一表面s2a，并且第四结构d4的第二表面s4b可接合到第一结构d1的第二表面s1b。第四结构d4可直接接合到第一结构d1和第二结构d2。
89.第四结构d4可包括在第四结构d4的第一表面s4a上的多个第一接合垫134a和在第四结构d4的第二表面s4b上的多个第二接合垫134b。第四结构d4和第一结构d1可通过第四结构d4的多个第二接合垫134b与第一结构d1的多个第二接合垫131b之间的直接接合而彼此物理连接及电连接。此外，第四结构d4和第二结构d2可通过第四结构d4的多个第一接合垫134a与第二结构d2的多个第一接合垫132a之间的直接接合而彼此物理连接及电连接。第四互连124可将第二外围电路pc2连接到第四结构d4的多个第一接合垫134a和多个第二接合垫134b。
90.图10a是根据发明构思的实施例的非易失性存储器装置100f的分解透视图。图10b是根据发明构思的实施例的图10a的非易失性存储器装置100f的沿面cp10的剖视图。在下文中，将描述图10a和图10b中示出的非易失性存储器装置100f与图9a和图9b中示出的非易失性存储器装置100e之间的差异。
91.参照图10a和图10b，第三结构d3可在第一结构d1与第四结构d4之间。也就是说，非易失性存储器装置100f可包括沿竖直方向(z方向)堆叠的第一结构d1、第三结构d3、第四结
构d4和第二结构d2。第三结构d3的第一表面s3a可接合到第一结构d1的第一表面s1a，并且第三结构d3的第二表面s3b可接合到第四结构d4的第二表面s4b。第三结构d3可直接接合到第一结构d1和第四结构d4。
92.第三结构d3可包括在第三结构d3的第一表面s3a上的多个第一接合垫133a和在第三结构d3的第二表面s3b上的多个第二接合垫133b。第三结构d3和第一结构d1可通过第三结构d3的多个第一接合垫133a与第一结构d1的多个第一接合垫131a之间的直接接合而彼此物理连接及电连接。此外，第三结构d3和第四结构d4可通过第三结构d3的多个第二接合垫133b与第四结构d4的多个第二接合垫134b之间的直接接合而彼此物理连接及电连接。第三互连123可将第一外围电路pc1连接到第三结构d3的多个第一接合垫133a和多个第二接合垫133b。
93.图11a是根据发明构思的实施例的非易失性存储器装置100g的分解透视图。图11b是根据发明构思的实施例的图11a的非易失性存储器装置100g的沿面cp11的剖视图。在下文中，将描述图11a和图11b中示出的非易失性存储器装置100g与图4a和图4b中示出的非易失性存储器装置100之间的差异。
94.参照图11a和图11b，非易失性存储器装置100g可包括第一结构d1和在第一结构d1上方的第二结构d2。第一结构d1可包括至少一个第一平面pl1和至少一个第一外围电路pc1。第二结构d2可包括至少一个第二平面pl2和至少一个第二外围电路pc2。也就是说，外围电路可与至少一个第一平面pl1和/或至少一个第二平面pl2一起形成在第一结构d1和第二结构d2中的至少一个中，而不是形成在单独的结构(例如，图4a中的第三结构d3)中。
95.第一结构d1的第一表面s1a可接合到第二结构d2的第一表面s2a。第一结构d1可直接接合到第二结构d2。第一结构d1和第二结构d2可通过第一结构d1的多个第一接合垫131a与第二结构d2的多个第一接合垫132a之间的直接接合而彼此物理连接及电连接。
96.第一互连121可将至少一个第一平面pl1连接到多个第一接合垫131a。此外，第一互连121可将第一外围电路pc1连接到至少一个第一平面pl1。此外，第一互连121可将第一外围电路pc1连接到多个第一接合垫131a。第二互连122可将至少一个第二平面pl2连接到多个第一接合垫132a。此外，第二互连122可将第二外围电路pc2连接到至少一个第二平面pl2。此外，第二互连122可将第二外围电路pc2连接到多个第一接合垫132a。
97.图12a是根据发明构思的实施例的非易失性存储器装置100h的分解透视图。图12b是根据发明构思的实施例的图12a的非易失性存储器装置100h的沿面cp12的剖视图。在下文中，将描述图12a和图12b中示出的非易失性存储器装置100h与图4a和图4b中示出的非易失性存储器装置100之间的差异。
98.参照图12a和图12b，第二结构d2可包括多个第二平面pl2-1和pl2-2。多个第二平面pl2-1和pl2-2的平面面积可不相同。例如，两个第二平面pl2-1中的每个的平面面积可相同，另两个第二平面pl2-2中的每个的平面面积可相同，并且两个第二平面pl2-1中的每个的平面面积可与另两个第二平面pl2-2中的每个的平面面积不同。同样地，在第一结构d1包括多个第一平面pl1的实施例中，多个第一平面pl1的平面面积可不相同。
99.在一些实施例中，如图12b中所示，包括在一个第二平面pl2-1中的沟道结构chsb-1的数量可与包括在另一个第二平面pl2-2中的沟道结构chsb-2的数量不同。然而，在另一实施例中，包括在一个第二平面pl2-1中的沟道结构chsb-1的数量可与包括在另一个第二
平面pl2-2中的沟道结构chsb-2的数量相同。
100.在一些实施例中，如图12b中所示，包括在一个第二平面pl2-1中的栅极层glb-1的数量可与包括在另一个第二平面pl2-2中的栅极层glb-2的数量相同。然而，在另一实施例中，包括在一个第二平面pl2-1中的栅极层glb-1的数量可与包括在另一个第二平面pl2-2中的栅极层glb-2的数量不同。
101.图13是根据发明构思的实施例的非易失性存储器装置100i的剖视图。在下文中，将描述图13中示出的非易失性存储器装置100i与图4a和图4b中示出的非易失性存储器装置100之间的差异。
102.参照图13，包括在一个第一平面pl1中的沟道结构chsa的数量可与包括在一个第二平面pl2中的沟道结构chsb的数量相同。
103.图14是根据发明构思的实施例的非易失性存储器装置100j的剖视图。在下文中，将描述图14中示出的非易失性存储器装置100j与图4a和图4b中示出的非易失性存储器装置100之间的差异。
104.参照图14，包括在一个第一平面pl1中的栅极层gla的数量(例如，图14中的10个)可与包括在一个第二平面pl2中的栅极层glb的数量(例如，图14中的14个)不同。在图14中示出的实施例中，包括在一个第一平面pl1中的栅极层gla的数量(例如，图14中的10个)可比包括在一个第二平面pl2中的栅极层glb的数量(例如，图14中的14个)小。然而，在另一实施例中，包括在一个第一平面pl1中的栅极层gla的数量可比包括在一个第二平面pl2中的栅极层glb的数量大。
105.图15是根据发明构思的实施例的包括非易失性存储器装置的数据存储系统1000的示意图。
106.参照图15，数据存储系统1000可包括非易失性存储器装置1100和电连接到非易失性存储器装置1100的存储器控制器1200。数据存储系统1000可以是包括例如至少一个非易失性存储器装置1100的固态驱动器(ssd)装置、通用串行总线(usb)装置、计算系统、医疗装置或通信装置。
107.非易失性存储器装置1100可以是参照图1至图14描述的非易失性存储器装置100、100a、100b、100c、100d、100e、100f、100g、100h、100i或100j或者它们的组合。非易失性存储器装置1100可通过电连接到控制逻辑14(参见图1)的输入-输出垫1101与存储器控制器1200通信。
108.存储器控制器1200可包括处理器1210、nand控制器1220和主机接口1230。存储器控制器1200可控制非易失性存储器装置1100。在一些实施例中，数据存储系统1000可包括多个非易失性存储器装置1100，并且在这种情况下，存储器控制器1200可控制多个非易失性存储器装置1100。
109.处理器1210可控制包括存储器控制器1200的数据存储系统1000的总体操作。处理器1210可根据某些固件进行操作并控制nand控制器1220访问非易失性存储器装置1100。nand控制器1220可包括被配置为处理与非易失性存储器装置1100的通信的nand接口1221。通过nand接口1221，用于控制非易失性存储器装置1100的控制命令、将要写入非易失性存储器装置1100中的多个存储器单元(mc1至mc8)的数据以及从非易失性存储器装置1100中的多个存储器单元(mc1至mc8)读取的数据等可被传送。主机接口1230可提供数据存储系统
1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可响应于控制命令来控制非易失性存储器装置1100。
110.图16是根据发明构思的实施例的包括非易失性存储器装置的数据存储系统2000的透视图。
111.参照图16，根据发明构思的示例实施例的数据存储系统2000可包括主基底2001以及安装在主基底2001上的存储器控制器2002、半导体封装件2003和动态随机存取存储器(dram)2004。半导体封装件2003和dram2004可通过形成在主基底2001上的多个布线图案2005连接到存储器控制器2002。
112.主基底2001可包括连接器2006，连接器2006包括结合到外部主机的多个引脚。连接器2006中的引脚的数量和布置可根据数据存储系统2000与外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可根据接口(诸如，usb接口、外围组件互连快速(pci-express)接口、串行高级技术附件(sata)接口和用于通用闪存存储(ufs)的m-phy接口)中的任何一个与外部主机通信。在示例实施例中，数据存储系统2000可通过经由连接器2006从外部主机接收的电力进行操作。数据存储系统2000还可包括被配置为将从外部主机接收的电力分配给存储器控制器2002和半导体封装件2003的电力管理集成电路(pmic)。
113.存储器控制器2002可对半导体封装件2003写入数据和/或从半导体封装件2003读取数据，并且提高数据存储系统2000的操作速度。
114.dram 2004可以是被配置为减轻作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。包括在数据存储系统2000中的dram 2004可作为一种缓存存储器操作，并且在对半导体封装件2003的控制操作中提供临时存储数据的空间。当dram 2004包括在数据存储系统2000中时，除了被配置为控制半导体封装件2003的nand控制器之外，存储器控制器2002还可包括被配置为控制dram 2004的dram控制器。
115.半导体封装件2003可包括彼此分离的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每个可包括封装基底2100、封装基底2100上的多个半导体芯片2200、在多个半导体芯片2200中的每个下方的粘合层2300、将多个半导体芯片2200电连接到封装基底2100的多个连接结构2400以及覆盖封装基底2100上的多个半导体芯片2200和多个连接结构2400的模制层2500。
116.封装基底2100可以是包括多个封装上垫2130的印刷电路板。多个半导体芯片2200中的每个可包括输入-输出垫2210。多个半导体芯片2200中的每个可以是参照图1至图14描述的非易失性存储器装置100、100a、100b、100c、100d、100e、100f、100g、100h、100i或100j或者它们的组合。
117.在示例实施例中，多个连接结构2400可以是将输入-输出垫2210电连接到多个封装上垫2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可通过接合线方案彼此电连接，并且电连接到封装基底2100的多个封装上垫2130。在示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可通过包括贯穿硅过孔(tsv，也称为，硅通孔)的连接结构而不是接合线方案的多个连接结构2400彼此电连接。
118.在示例实施例中，存储器控制器2002和多个半导体芯片2200可包括在一个封装件
中。在示例实施例中，存储器控制器2002和多个半导体芯片2200可安装在除主基底2001之外的单独的中介体基底上，并且存储器控制器2002和多个半导体芯片2200可通过形成在中介体基底上的线彼此连接。
119.图17是根据发明构思的实施例的包括非易失性存储器装置的半导体封装件2003(参见图16)的沿图16的线ii-ii'截取的剖视图。
120.参照图17，在半导体封装件2003中，封装基底2100可以是印刷电路板。封装基底2100可包括封装基底主体部2120、在封装基底主体部2120的上表面上的多个封装上垫2130(参见图16)、布置在封装基底主体部2120的下表面上或通过封装基底主体部2120的下表面暴露的多个下垫2125以及封装基底主体部2120内部的将多个封装上垫2130(参见图16)电连接到多个下垫2125的多条内部线2135。如图16中所示，多个封装上垫2130可电连接到多个连接结构2400。如图17中所示，多个下垫2125可通过多个导电凸块2800连接到图16中示出的数据存储系统2000的主基底2001上的多个布线图案2005。多个半导体芯片2200中的每个可以是参照图1至图14描述的非易失性存储器装置100、100a、100b、100c、100d、100e、100f、100g、100h、100i或100j或者它们的组合。
121.虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解的是，在不脱离所附权利要求的范围的情况下，可在其中进行形式和细节上的各种改变。