半导体装置的制作方法

半导体装置
1.本技术要求于2020年12月2日在韩国知识产权局提交的第10-2020-0166512号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用被完全包含于此。
技术领域
2.发明构思涉及一种半导体装置和/或一种制造该半导体装置的方法，更具体地，涉及一种包括场效应晶体管的半导体装置和/或一种制造该半导体装置的方法。


背景技术：

3.一种半导体装置包括集成电路，所述集成电路包括金属氧化物半导体场效应晶体管(mosfet)。随着半导体装置的尺寸和/或设计规则逐渐减小(减少)，mosfet的尺寸也逐渐缩小。mosfet的缩小会使半导体装置的操作特性/电特性劣化。因此，已经进行了各种研究，以开发制造具有改善的/优异的性能的同时克服或者部分克服由半导体装置的高度集成导致的限制的半导体装置的方法。


技术实现要素：

4.发明构思的一些示例实施例提供了一种具有改善的电特性的半导体装置。
5.根据发明构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一有源图案，在第一区域上，第一有源图案包括一对第一源极/漏极图案和在所述一对第一源极/漏极图案中的第一源极/漏极图案之间的第一沟道图案，第一沟道图案包括堆叠在基底上的多个第一半导体图案；第二有源图案，在第二区域上，第二有源图案包括一对第二源极/漏极图案和在所述一对第二源极/漏极图案中的第二源极/漏极图案之间的第二沟道图案，第二沟道图案包括堆叠在基底上的多个第二半导体图案；支撑图案，在所述多个第一半导体图案中的两个垂直相邻的第一半导体图案之间，支撑图案将所述两个垂直相邻的第一半导体图案彼此连接；以及第一栅电极和第二栅电极，分别在第一沟道图案和第二沟道图案上。第一沟道图案的长度比第二沟道图案的长度大，并且支撑图案的宽度与第一沟道图案的长度的比率在约0.05至约0.2的范围内。
6.根据发明构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一有源图案，在第一区域上，第一有源图案包括一对第一源极/漏极图案和在所述一对第一源极/漏极图案中的一个与所述一对第一源极/漏极图案中的另一个之间的第一沟道图案，第一沟道图案包括堆叠在基底上的多个第一半导体图案；第二有源图案，在第二区域上，第二有源图案包括一对第二源极/漏极图案和在所述一对第二源极/漏极图案中的一个与所述一对第二源极/漏极图案中的另一个之间的第二沟道图案，第二沟道图案包括堆叠在基底上的多个第二半导体图案；支撑图案，在所述多个第一半导体图案中的两个垂直相邻的第一半导体图案之间，支撑图案将所述两个垂直相邻的第一半导体图案彼此连接；以及第一栅电极和第二栅电极，分别在第一沟道图案和第二沟道图案上。第一沟道图案的长度比第二沟道图案的长度大，并且支撑图案包含约5at％至约10at％的杂质。
7.根据发明构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；器件隔离层，第一区域上的第一有源区域和第二区域上的第二有源区域；一对第一源极/漏极图案和一对第二源极/漏极图案，分别在第一有源区域和第二有源区域上；第一沟道图案和第二沟道图案，第一沟道图案在所述一对第一源极/漏极图案的成员之间，第二沟道图案在所述一对第二源极/漏极图案的成员之间，并且第一沟道图案和第二沟道图案中的每个包括顺序地堆叠在基底上的第一半导体图案、第二半导体图案和第三半导体图案；第一支撑图案、第二支撑图案和第三支撑图案，在第一有源区域上，第一支撑图案在基底与第一半导体图案之间，第二支撑图案在第一半导体图案与第二半导体图案之间，并且第三支撑图案在第二半导体图案与第三半导体图案之间；第一栅电极和第二栅电极，分别在第一沟道图案和第二沟道图案上；第一栅极介电层和第二栅极介电层，第一栅极介电层在第一沟道图案与第一栅电极之间，并且第二栅极介电层在第二沟道图案与第二栅电极；一对栅极间隔件，在第一栅电极和第二栅电极中的每个的相对的侧上；栅极覆盖图案，在第一栅电极和第二栅电极中的每个的顶表面上；多个有源接触件，电连接到第一源极/漏极图案和第二源极/漏极图案；多个栅极接触件，电连接到第一栅电极和第二栅电极；第一金属层，在所述多个有源接触件和所述多个栅极接触件上，第一金属层包括电连接到所述多个有源接触件和所述多个栅极接触件的多条第一线；以及第二金属层，在第一金属层上。第一沟道图案的长度比第二沟道图案的长度大，并且选自第一支撑图案、第二支撑图案和第三支撑图案中的至少一个具有弯曲的侧壁。
8.根据发明构思的一些示例实施例，一种制造半导体装置的方法可以包括：在包括第一区域和第二区域的基底上交替地堆叠多个半导体层和多个牺牲层；对半导体层和牺牲层进行图案化，以在第一区域上形成第一有源图案，并且在第二区域上形成第二有源图案；在基底上形成具有暴露第一有源图案的一个区域的开口的掩模层；在第一有源区域的所述一个区域上执行离子注入工艺，以从牺牲层形成多个支撑图案；分别在第一有源图案和第二有源图案上形成一对第一源极/漏极图案和一对第二源极/漏极图案；用第一栅电极取代所述一对第一源极/漏极图案之间的牺牲层，并且用第二栅电极取代所述一对第二源极/漏极图案之间的牺牲层。当牺牲层被第一栅电极取代时，支撑图案保留并支撑堆叠的半导体层。
附图说明
9.图1示出了展示根据发明构思的一些示例实施例的半导体装置的平面图。
10.图2a、图2b、图2c、图2d、图2e、图2f、图2g和图2h分别示出了沿着图1的线a-a'、b-b'、c-c'、d-d'、e-e'、f-f'、g-g'和h-h'截取的剖视图。
11.图3a示出了展示图2a的剖面m的放大剖视图。
12.图3b示出了展示图2b的剖面n的放大剖视图。
13.图4示出了展示根据发明构思的比较示例的半导体装置的与图2a中描绘的剖面m的剖视图对应的剖视图。
14.图5、图7、图9、图11、图13和图15示出了展示根据发明构思的一些示例实施例的制造半导体装置的方法的平面图。
15.图6a、图8a、图10a、图12a、图14a和图16a分别示出了沿着图5、图7、图9、图11、图13
和图15的线a-a'截取的剖视图。
16.图6b、图8b、图10b、图12b、图14b和图16b分别示出了沿着图5、图7、图9、图11、图13和图15的线b-b'截取的剖视图。
17.图6c、图8c、图10c、图12c、图14c和图16c分别示出了沿着图5、图7、图9、图11、图13和图15的线c-c'截取的剖视图。
18.图6d、图8d、图10d、图12d、图14d和图16d分别示出了沿着图5、图7、图9、图11、图13和图15的线d-d'截取的剖视图。
19.图12e、图14e和图16e分别示出了沿着图11、图13和图15的线e-e'截取的剖视图。
20.图12f、图14f和图16f分别示出了沿着图11、图13和图15的线f-f'截取的剖视图。
21.图17示出了展示根据发明构思的一些示例实施例的半导体装置的图2a中描绘的剖面m的放大剖视图。
具体实施方式
22.图1示出了展示根据发明构思的一些示例实施例的半导体装置的平面图。图2a、图2b、图2c、图2d、图2e、图2f、图2g和图2h分别示出了沿着图1的线a-a'、b-b'、c-c'、d-d'、e-e'、f-f'、g-g'和h-h'截取的剖视图。
23.参照图1，可以提供包括第一区域rg1和第二区域rg2的基底100。基底100可以是或可以包括掺杂或未掺杂的单晶半导体基底，并且可以是或可以包括化合物半导体基底或包括硅、锗或者硅锗的半导体基底。例如，基底100可以是硅基底(例如，轻掺杂的单晶硅基底)。第一区域rg1和第二区域rg2中的每个可以是或对应于其上设置有包括在逻辑电路中的标准单元的单元区域。可选地，第一区域rg1可以是其上设置有构成工艺核心和/或i/o端子的晶体管/包括在工艺核心和/或i/o端子中的晶体管的外围区域。第一区域rg1可以包括其栅极长度(例如，沟道长度)相对大的长栅极晶体管(或长沟道/长沟道长度晶体管)。第一区域rg1上的晶体管可以在比第二区域rg2上的晶体管高的电力/高的电压(诸如更高的阈值电压)下操作。下面将首先参照图1以及图2a至图2d详细地讨论第一区域rg1上的晶体管。
24.第一区域rg1可以包括第一pmosfet区域pr1和第一nmosfet区域nr1。第一pmosfet区域pr1和第一nmosfet区域nr1可以通过形成在基底100的上部上的第二沟槽tr2限定/分离。例如，第二沟槽tr2可以位于第一pmosfet区域pr1与第一nmosfet区域nr1之间。第一pmosfet区域pr1和第一nmosfet区域nr1可以隔着第二沟槽tr2在第一方向d1上彼此间隔开。
25.形成在基底100的上部上的第一沟槽tr1可以限定第一有源图案ap1和第二有源图案ap2。第一有源图案ap1和第二有源图案ap2可以分别设置在第一pmosfet区域pr1和第一nmosfet区域nr1上。第一沟槽tr1可以比第二沟槽tr2浅。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可以是基底100的垂直突出部分。第一沟槽tr1和/或第二沟槽tr2可以具有锥形轮廓；然而，示例实施例不限于此。此外，可以存在比第二沟槽tr2更深地进入到基底100中的其它沟槽(未示出)；然而，示例实施例不限于此。
26.器件隔离层st可以填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以包括氧化硅层，并且可以是或者对应于浅沟槽隔离(shallow trench isolation，sti)层。第一有源
图案ap1和第二有源图案ap2可以具有它们的从器件隔离层st垂直向上突出的上部(见图2c)。器件隔离层st可以不覆盖第一有源图案ap1的上部和第二有源图案ap2的上部中的任何一个。器件隔离层st可以覆盖第一有源图案ap1的下侧壁和第二有源图案ap2的下侧壁。
27.第一有源图案ap1可以包括位于其上部上的第一沟道图案ch1。第二有源图案ap2可以包括位于其上部上的第二沟道图案ch2。第一沟道图案ch1和第二沟道图案ch2中的每个可以包括顺序地堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以在垂直方向或第三方向d3上彼此间隔开。尽管附图示出了三个半导体图案sp1、sp2和sp3，但是示例实施例不限于此。例如，可以存在多于三个或者少于三个的半导体图案。
28.第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个或任何一个可以包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。例如，第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个可以包括晶体(例如，单晶)硅。在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3包括sige的情况下，硅与锗之间的化学计量比(stoichiometric ration)可以是或者可以不是1:1。
29.一对第一源极/漏极图案sd1可以设置在第一有源图案ap1的上部上。第一源极/漏极图案sd1可以是具有第一导电类型(例如，p型)的杂质(诸如硼)的杂质区域。第一沟道图案ch1的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以置于一对第一源极/漏极图案sd1之间。例如，第一沟道图案ch1的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以将一对第一源极/漏极图案sd1彼此连接。例如，一对第一源极/漏极图案sd1中的一个可以是或者对应于晶体管的源极，而一对第一源极/漏极图案sd1中的另一个可以是或者对应于晶体管的漏极。
30.一对第二源极/漏极图案sd2可以设置在第二有源图案ap2的上部上。第二源极/漏极图案sd2可以是具有第二导电类型(例如，n型)的杂质(诸如砷和/或磷)的杂质区域。第二沟道图案ch2的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以置于一对第二源极/漏极图案sd2之间。例如，第二沟道图案ch2的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以将一对第二源极/漏极图案sd2彼此连接。例如，一对第二源极/漏极图案sd2中的一个可以是或者对应于晶体管的源极，而一对第二源极/漏极图案sd2中的另一个可以是或者对应于晶体管的漏极。
31.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是通过选择性外延生长工艺(诸如异质外延生长工艺或同质外延生长工艺)形成的外延图案。例如，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个可以具有位于与第三半导体图案sp3的顶表面的水平基本相同的水平处的顶表面。对于另一示例，选自第一源极/漏极图案sd1和第二源极/漏极图案sd2中的至少一个可以具有比与其相邻的第三半导体图案sp3的顶表面高的顶表面。
32.第一源极/漏极图案sd1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，化学计量比为1:1或化学计量比不为1:1的sige)。因此，第一源极/漏极图案sd1可以向第一沟道图案ch1提供压缩应力。
33.可选地或附加地，第二源极/漏极图案sd2可以包括与基底100相同的半导体元素(例如，si)。对于另一示例，第二源极/漏极图案sd2不仅可以包括硅(si)，而且还可以包括
碳(c)。例如，第二源极/漏极图案sd2可以包括碳化硅(sic)。当第二源极/漏极图案sd2包括碳化硅(sic)时，第二源极/漏极图案sd2可以具有约10at％至约30at％的碳浓度(例如，可以不具有1:1的化学计量比)。一对包括碳化硅(sic)的第二源极/漏极图案sd2可以向其间的第二沟道图案ch2提供拉伸应力。
34.支撑图案sup可以设置在第一pmosfet区域pr1上。支撑图案sup可以设置在第一沟道图案ch1的相邻半导体图案之间。例如，多个支撑图案sup可以对应地置于基底100与第一半导体图案sp1之间、第一半导体图案sp1与第二半导体图案sp2之间以及第二半导体图案sp2与第三半导体图案sp3之间。支撑图案sup可以将基底100物理地连接到堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。支撑图案sup可以为第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3提供机械(物理)支撑。
35.附加地或可选地，支撑图案sup可以设置在第一nmosfet区域nr1上。在第一nmosfet区域nr1上，多个支撑图案sup可以设置为将基底100物理地连接到堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。
36.第一栅电极ge1可以设置为在第一方向d1上延伸，同时横跨第一有源图案ap1和第二有源图案ap2。第一栅电极ge1可以从第一pmosfet区域pr1朝向第一nmosfet区域nr1延伸。第一栅电极ge1可以与第一沟道图案ch1和第二沟道图案ch2垂直叠置。
37.第一栅电极ge1可以包括置于基底100与第一半导体图案sp1之间的第一部分p01、置于第一半导体图案sp1与第二半导体图案sp2之间的第二部分p02、置于第二半导体图案sp2与第三半导体图案sp3之间的第三部分p03以及在第三半导体图案sp3上的第四部分p04。第一栅电极ge1可以包括其它部分；例如，在存在多于三个的半导体图案的情况下，第一栅电极ge1可以包括在各个半导体图案之间的附加部分。
38.例如，返回参照图2a，支撑图案sup可以将第一部分p01划分为两个部分(例如，段)。支撑图案sup可以将第二部分p02划分为两个部分。支撑图案sup可以将第三部分p03划分为两个部分。
39.返回参照图1以及图2a至图2d，一对栅极间隔件gs可以设置在第一栅电极ge1的相对的侧壁上。栅极间隔件gs可以在第一方向d1上沿着第一栅电极ge1延伸。栅极间隔件gs的顶表面可以比第一栅电极ge1的顶表面高。栅极间隔件gs的顶表面可以与将在下面讨论的第一层间介电层110的顶表面共面。栅极间隔件gs可以包括选自sicn、sicon和sin中的至少一种。可选地或附加地，栅极间隔件gs可以均包括由选自sicn、sicon和sin中的至少两种形成的多层。
40.栅极覆盖图案gp可以设置在第一栅电极ge1上。栅极覆盖图案gp可以在第一方向d1上沿着第一栅电极ge1延伸。栅极覆盖图案gp可以包括相对于将在下面讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极覆盖图案gp可以包括选自sion、sicn、sicon和sin中的至少一种。
41.第一栅极介电层gi1可以置于第一栅电极ge1与第一沟道图案ch1之间以及第一栅电极ge1与第二沟道图案ch2之间。第一栅极介电层gi1可以沿着覆盖第一栅极介电层gi1的第一栅电极ge1的底表面延伸。第一栅极介电层gi1可以覆盖位于第一栅电极ge1下方的器件隔离层st的顶表面。
42.在发明构思的一些示例实施例中，第一栅极介电层gi1可以包括氧化硅层、氮氧化
硅层和高k介电层中的一个或更多个。高k介电层可以包括其介电常数比氧化硅层的介电常数大(例如，大于3.6)的材料。例如，高k介电材料可以包括选自氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
43.可选地或附加地，根据发明构思的一些示例实施例的半导体装置可以包括负电容场效应晶体管，负电容场效应晶体管使用负电容器。例如，第一栅极介电层gi1可以包括具有铁电性质(ferroelectric property)的铁电材料层和具有顺电性质(paraelectric property)的顺电材料层。
44.铁电材料层可以具有负电容，而顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时并且当每个电容器具有正电容时，总电容可以减小到比每个电容器的电容小。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大到比每个电容器的电容的绝对值大的正值。
45.当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容可以增大。总电容的增大可以用于使包括铁电材料层的晶体管在室温(例如，约20摄氏度)下具有小于约60mv/decade的亚阈值摆幅(subthreshold swing)。
46.铁电材料层可以具有铁电性质。铁电材料层可以包括例如选自氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的至少一种。例如，氧化铪锆可以是其中氧化铪掺杂有/包含锆(zr)的材料。对于另一示例，氧化铪锆可以是铪(hf)、锆(zr)和氧(o)的化合物。
47.铁电材料层还可以包括掺杂到铁电材料中的杂质。例如，杂质可以包括选自铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。铁电材料层中包括的杂质的种类可以根据铁电材料层中包括的铁电材料而改变。
48.当铁电材料层包括氧化铪时，铁电材料层可以包括诸如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)的杂质中的至少一种。
49.当杂质是铝(al)时，铁电材料层可以包括约3at％至约8at％的铝。在本说明书中，杂质的比率可以是铝与铪和铝的总和的比率。
50.当杂质是硅(si)时，铁电材料层可以包括约2at％至约10at％的硅。当杂质是钇(y)时，铁电材料层可以包括约2at％至约10at％的钇。当杂质是钆(gd)时，铁电材料层可以包括约1at％至7at％的钆。当杂质是锆(zr)时，铁电材料层可以包括约50at％至约80at％的锆。
51.顺电材料层可以具有顺电性质。顺电材料层可以包括例如选自氧化硅和高k金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如选自氧化铪、氧化锆和氧化铝中的至少一种，但是发明构思不限于此。
52.铁电材料层和顺电材料层可以包括相同的材料，例如，可以由相同的材料制成。铁电材料层可以具有铁电性质，但是顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪可以具有与包括在顺电材料层中的氧化铪的晶体结构不同的晶体结构。
53.铁电材料层可以具有具备铁电性质的厚度。铁电材料层的厚度可以在例如约
0.5nm至约10nm的范围内，但是发明构思不限于此。因为铁电材料具有其自身的展现铁电性质的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
54.例如，第一栅极介电层gi1可以包括单个铁电材料层。对于另一示例，第一栅极介电层gi1可以包括彼此间隔开的多个铁电材料层。第一栅极介电层gi1可以具有堆叠的分层结构，其中，多个铁电材料层与多个顺电材料层交替地堆叠。
55.第一栅电极ge1可以包括第一金属图案和在第一金属图案上的第二金属图案。第一栅极介电层gi1可以在其上设置有与第一沟道图案ch1和第二沟道图案ch2相邻的第一金属图案。第一金属图案可以包括控制(例如，增大或者减小)晶体管的阈值电压的逸出功金属。可以调节第一金属图案的厚度和组成以实现晶体管的期望的阈值电压。
56.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(n)和选自钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)中的至少一种金属。此外，第一金属图案还可以包括碳(c)。第一金属图案可以包括多个堆叠的逸出功金属层。
57.第二金属图案可以包括其电阻比第一金属图案的电阻小的金属。例如，第二金属图案可以包括选自钨(w)、铝(al)、钛(ti)和钽(ta)中的至少一种金属。
58.尽管未示出，但是第二金属图案可以不包括在第一栅电极ge1的第一部分p01、第二部分p02和第三部分p03中，并且可以仅包括在第一栅电极ge1的第四部分p04中。例如，第一栅电极ge1的第一部分p01、第二部分p02和第三部分p03可以仅包括第一金属图案，而第一栅电极ge1的第四部分p04可以都包括第一金属图案和第二金属图案。
59.现在返回参照图2b以及例如图3b，内部间隔件ip可以设置在第一nmosfet区域nr1上。内部间隔件ip可以对应地置于第二源极/漏极图案sd2与第一栅电极ge1的第一部分p01、第二部分p02和第三部分p03之间。内部间隔件ip可以与第二源极/漏极图案sd2直接接触。内部间隔件ip可以使第一栅电极ge1的第一部分p01、第二部分p02和第三部分p03中的每个与第二源极/漏极图案sd2分离。
60.内部间隔件ip可以包括低k介电材料。低k介电材料可以包括氧化硅或其介电常数比氧化硅的介电常数小的材料。例如，低k介电材料可以包括选自氧化硅、掺杂有氟或碳的氧化硅、多孔氧化硅和有机聚合物电介质中的至少一种。
61.第一层间介电层110可以设置在基底100上。第一层间介电层110可以覆盖栅极间隔件gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间介电层110可以具有与栅极覆盖图案gp的顶表面和栅极间隔件gs的顶表面基本共面的顶表面。第一层间介电层110可以在其上设置有覆盖栅极覆盖图案gp的第二层间介电层120。例如，第一层间介电层110和第二层间介电层120可以包括氧化硅层。第一层间介电层110和第二层间介电层120之间可以具有或者可以不具有界面。
62.有源接触件ac(例如，图2a)可以设置为穿透第一层间介电层110和第二层间介电层120并且对应地与第一源极/漏极图案sd1和第二源极/漏极图案sd2电连接。一对有源接触件ac可以设置在第一栅电极ge1的相对的侧上。当在平面图中观察时，有源接触件ac可以具有在第一方向d1上延伸的条形形状。
63.有源接触件ac可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以包括选自铝、铜、钨、钼和钴中的至少一种金属。阻挡图案bm可以覆盖导电图案fm的侧壁和底表面。阻挡图案bm可以包括金属层和金属氮化物层。金属层可以包括选自钛、
钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括选自氮化钛(tin)层、氮化钽(tan)层、氮化钨(wn)层、氮化镍(nin)层、氮化钴(con)层和氮化铂(ptn)层中的至少一个。
64.有源接触件ac可以是或者对应于自对准接触件(sac)。例如，栅极覆盖图案gp和栅极间隔件gs可以用于以自对准方式形成有源接触件ac。例如，有源接触件ac可以覆盖栅极间隔件gs的侧壁的至少一部分。尽管未示出，但是有源接触件ac可以部分地覆盖栅极覆盖图案gp的顶表面的一部分。
65.硅化物图案sc(例如，自对准硅化物图案)可以置于有源接触件ac与第一源极/漏极图案sd1之间以及有源接触件ac与第二源极/漏极图案sd2之间。有源接触件ac可以通过硅化物图案sc电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2中的一个。硅化物图案sc可以包括金属硅化物(例如，选自硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种)。
66.栅极接触件gc(例如，图2c)可以设置为穿透第二层间介电层120和栅极覆盖图案gp并且与第一栅电极ge1电连接。栅极接触件gc可以在第一pmosfet区域pr1与第一nmosfet区域nr1之间设置在器件隔离层st上。当在平面图中观察时，栅极接触件gc可以具有在第二方向d2上延伸的正方形形状或条形形状或椭圆形形状。与有源接触件ac相似，栅极接触件gc可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。
67.第三层间介电层130可以设置在第二层间介电层120上。第一金属层m1可以设置在第三层间介电层130中。第一金属层m1可以包括第一线il1和第一过孔vi1。第一过孔vi1可以设置在第一线il1下面。第一线il1可以沿着第一方向d1设置。第一线il1中的每条可以具有在第二方向d2上延伸的线性形状或条形形状。
68.第一过孔vi1可以对应地设置在第一金属层m1的第一线il1下面。第一过孔vi1可以对应地置于有源接触件ac与第一线il1之间。第一过孔vi1可以对应地置于栅极接触件gc与第一线il1之间。
69.第一金属层m1的第一线il1和下方的第一过孔vi1可以通过彼此分开的工艺形成。例如，第一线il1和第一过孔vi1中的每个可以通过单镶嵌工艺(single damascene process)形成；然而，示例实施例不限于此。根据一些示例实施例，可以采用亚20nm工艺(sub-20nm process)来制造半导体装置。
70.第四层间介电层140可以设置在第三层间介电层130上。第二金属层m2可以设置在第四层间介电层140中。第二金属层m2可以包括第二线il2。第二线il2中的每条可以具有在第一方向d1上延伸的线性形状或条形形状。例如，第二线il2可以在第二方向d2上平行地延伸。
71.第二金属层m2还可以包括第二过孔vi2。第二过孔vi2可以对应地设置在第二线il2下面。第二过孔vi2可以对应地置于第一线il1与第二线il2之间。
72.第二线il2和下方的第二过孔vi2可以在同一工艺中形成为单个部分(单个块)；然而，示例实施例不限于此。例如，可以采用双镶嵌工艺(dual damascene process)同时形成第二金属层m2的第二线il2和第二过孔vi2。
73.第一金属层m1的第一线il1可以包括与第二金属层m2的第二线il2的导电材料相同或不同的导电材料。例如，第一线il1和第二线il2可以包括选自铜(cu)、钌(rh)、钴(co)、钨(w)、铝(al)和钼(mo)中的至少一种金属。
74.在发明构思的一些示例实施例中，尽管未示出，但是其它金属层可以附加地堆叠在第四层间介电层140上。堆叠的金属层中的每个可以包括布线。堆叠的金属层的布线可以基本在垂直方向(例如，第三方向d3)上延伸；然而，示例实施例不限于此。
75.下面将参照图1以及图2e至图2h详细地讨论第二区域rg2上的晶体管。将进行省略，以避免与参照图1以及图2a至图2d讨论的第一区域rg1上的晶体管的技术特征重复的技术特征，并且将详细地描述它们的差异。
76.第二区域rg2可以包括第二pmosfet区域pr2和第二nmosfet区域nr2。第二pmosfet区域pr2和第二nmosfet区域nr2可以通过形成在基底100的上部上的第四沟槽tr4限定。第三有源图案ap3和第四有源图案ap4可以通过形成在基底100的上部上的第三沟槽tr3限定。第三有源图案ap3和第四有源图案ap4可以分别设置在第二pmosfet区域pr2和第二nmosfet区域nr2上。
77.第三有源图案ap3可以包括在其上部上的第三沟道图案ch3，并且第四有源图案ap4可以包括在其上部上的第四沟道图案ch4。第三沟道图案ch3和第四沟道图案ch4中的每个可以包括顺序地堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。尽管附图示出了三个半导体图案sp1、sp2和sp3，但是示例实施例不限于此。例如，可以存在多于三个或少于三个的半导体图案。包括在第三有源图案ap3和第四有源图案ap4中的半导体图案sp1、sp2和sp3的数量可以与包括在第一有源图案ap1和第二有源图案ap2中的半导体图案sp1、sp2和sp3的数量相同。
78.第三沟道图案ch3和第四沟道图案ch4的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以比上面讨论的第一沟道图案ch1和第二沟道图案ch2的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3短/在第二方向d2上比上面讨论的第一沟道图案ch1和第二沟道图案ch2的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3短。例如，第三沟道图案ch3和第四沟道图案ch4的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个在第二方向d2上具有的长度(例如，栅极长度或沟道长度)可以比第一沟道图案ch1和第二沟道图案ch2的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个在第二方向d2上的长度小。第二区域rg2可以包括其栅极长度(或沟道长度)相对小的短栅极晶体管(或短沟道晶体管)。包括在第二区域rg2中的晶体管的阈值电压可以比包括在第一区域rg1中的晶体管的阈值电压低。
79.第三源极/漏极图案sd3可以设置在第三有源图案ap3的上部上。第四源极/漏极图案sd4可以设置在第四有源图案ap4的上部上。第三沟道图案ch3的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以置于一对第三源极/漏极图案sd3之间。第四沟道图案ch4的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以置于一对第四源极/漏极图案sd4之间。
80.第三源极/漏极图案sd3中的每个可以是或者可以包括包含具有第一导电类型(例如，p型)的杂质(诸如硼)的外延图案。第四源极/漏极图案sd4中的每个可以是或者可以包括包含具有第二导电类型(例如，n型)的杂质(诸如磷和/或砷)的外延图案。
81.第二栅电极ge2可以设置为在第一方向d1上延伸，同时横跨第三沟道图案ch3和第四沟道图案ch4。第二栅电极ge2可以从第二pmosfet区域pr2朝向第二nmosfet区域nr2延伸。第二栅电极ge2可以与第三沟道图案ch3和第四沟道图案ch4垂直叠置。一对栅极间隔件
gs可以设置在第二栅电极ge2的相对的侧壁上。栅极覆盖图案gp可以设置在第二栅电极ge2上。
82.类似于第一栅电极ge1，第二栅电极ge2可以包括第一部分p01、第二部分p02、第三部分p03和第四部分p04。与上面所讨论的第一区域rg1不同，第二区域rg2可以不包括支撑图案sup。因此，第二区域rg2上的第一部分p01、第二部分p02和第三部分p03中的每个可以不被支撑图案sup划分为两个部分。
83.返回参照图2g，第二栅电极ge2可以设置在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个的顶表面tos、底表面bos和相对的侧壁siw上。例如，根据一些示例实施例的晶体管可以是三维场效应晶体管，例如，多桥沟道场效应晶体管(mbcfettm)和/或其中栅电极三维地围绕沟道的栅极全包围场效应晶体管(gaafet)。
84.返回参照图1以及图2e至图2h，第二栅极介电层gi2可以置于第二栅电极ge2与第三沟道图案ch3之间以及第二栅电极ge2与第四沟道图案ch4之间。第二栅极介电层gi2可以直接覆盖第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个的顶表面tos、底表面bos和相对的侧壁siw。第二栅极介电层gi2可以包括氧化硅层、氮化硅层和高k介电层中的一个或更多个。例如，第二区域rg2上的第二栅极介电层gi2的厚度可以比第一区域rg1上的第一栅极介电层gi1的厚度小。
85.第二nmosfet区域nr2可以在其上设置有内部间隔件ip(见例如图3b)。内部间隔件ip可以对应地置于第四源极/漏极图案sd4与第二栅电极ge2的第一部分p01、第二部分p02和第三部分p03之间。相反，可以从第二pmosfet区域pr2中省略内部间隔件ip。
86.第一层间介电层110和第二层间介电层120可以设置在基底100的整个表面上。有源接触件ac可以设置为穿透第一层间介电层110和第二层间介电层120并且对应地与第三源极/漏极图案sd3和第四源极/漏极图案sd4连接。栅极接触件gc可以设置为穿透第二层间介电层120和栅极覆盖图案gp并且与第二栅电极ge2电连接。第一金属层m1和第二金属层m2可以设置在第二层间介电层120上。有源接触件ac、栅极接触件gc、第一金属层m1和第二金属层m2的详细描述可以与参照图1以及图2a至图2d讨论的详细描述基本相同。
87.下面将详细地描述上面讨论的设置在第一区域rg1上的第一沟道图案ch1、第一栅电极ge1和支撑图案sup。图3a示出了展示图2a的剖面m的放大剖视图。
88.参照图2a、图2c和图3a，支撑图案sup可以置于基底100与第一半导体图案sp1之间。支撑图案sup可以位于第一半导体图案sp1的中心区域下面。支撑图案sup可以具有在第二方向d2上彼此相对的第一侧壁sw1和第二侧壁sw2。第一栅电极ge1的第一部分p01可以包括与支撑图案sup的第一侧壁sw1相邻的第一段pa1，并且还可以包括与支撑图案sup的第二侧壁sw2相邻的第二段pa2。第一段pa1和第二段pa2可以具有彼此相同的宽度或彼此不同的宽度。第一栅极介电层gi1可以置于第一段pa1与支撑图案sup之间以及第二段pa2与支撑图案sup之间。第一栅极介电层gi1可以覆盖(例如，直接覆盖)支撑图案sup的第一侧壁sw1和第二侧壁sw2。
89.支撑图案sup可以是或者包括硅锗(sige)。支撑图案sup还可以包括杂质，诸如，氦(he)。例如，支撑图案sup可以具有约10at％至约35at％的锗(ge)浓度和约5at％至约10at％的杂质浓度(例如，氦浓度)。在支撑图案sup中可以存在或者可以不存在其它杂质。例如，在支撑图案sup中可以存在或者可以不存在诸如iii族或v族杂质中的任一种或任何
一种(诸如硼、磷或砷)的杂质；然而，示例实施例不限于此。
90.第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个可以包括与支撑图案sup相邻的杂质区域imr。例如，第二半导体图案sp2可以具有它的位于其中心区域上的杂质区域imr。杂质区域imr可以包含或者包括与支撑图案sup的杂质相同的杂质。图3a通过示例的方式描绘了包含在杂质区域imr中的杂质的浓度分布dpr。杂质区域imr中的杂质的浓度分布dpr可以在从杂质区域imr的一侧朝向另一侧的方向上增大到大的(例如，局部或全局最大的)值然后再次减小。浓度分布dpr可以在它的中心或者与支撑图案sup垂直叠置的位置处达到最大值。杂质区域imr可以具有约5at％至约10at％的最大杂质浓度。
91.第一宽度w1可以被给出为在第一栅电极ge1的第四部分p04处的在第二方向d2上的最大宽度。第一宽度w1可以被限定为表示沟道长度、栅极长度或沟道图案的长度。例如，第一宽度w1可以在约70nm至约300nm的范围内。第一宽度w1可以与其中诸如电子或空穴的多数载流子从第一源极/漏极图案sd1中的一个传输到第一源极/漏极图案sd2中的另一个的长度对应。
92.最上面的支撑图案sup或第二半导体图案sp2与第三半导体图案sp3之间的支撑图案sup可以在第二方向d2上具有第二宽度w2。第二宽度w2可以比第一宽度w1小。例如，第二宽度w2与第一宽度w1的比率(w2/w1)可以在约0.05至约0.2(即，约5％至约20％)的范围内。第二宽度w2可以在约3.5nm至约60nm的范围内。第一宽度w1可以被称为第一沟道图案ch1的长度，而第二宽度w2可以被称为支撑图案sup的宽度。
93.当比率(w2/w1)大于约0.2时，支撑图案sup可以具有相对大的尺寸，因此第一栅电极ge1的第一部分p01、第二部分p02和第三部分p03中的每个可以具有相对小的体积。因此，晶体管的驱动力和/或电特性会减小。可选地，当比率(w2/w1)小于约0.05时，支撑图案sup不会物理地支撑第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。因此，选自第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的至少一个会变得弯曲。
94.下面将详细地描述上面讨论的设置在第一区域rg1上的第二沟道图案ch2、第二栅电极ge2和支撑图案sup。图3b示出了展示图2b的剖面n的放大剖视图。
95.参照图2b、图2c和图3b，支撑图案sup可以对应地置于第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3之间。例如，支撑图案sup可以将第一栅电极ge1的第一部分p01划分为第一段pa1和第二段pa2。
96.第三宽度w3可以给出为大的，例如，在第一栅电极ge1的第四部分p04处的在第二方向d2上的最大宽度。第三宽度w3可以与上面讨论的第一宽度w1基本相同。最上面的支撑图案sup可以在第二方向d2上具有第四宽度w4。第四宽度w4可以与上面讨论的第三宽度w3相同或不同。例如，第四宽度w4与第三宽度w3的比率(w4/w3)可以在约0.05至约0.2的范围内，并且可以与上面参照图3a描述的比率w2/w1相同或不同。
97.图4示出了展示根据发明构思的比较示例的半导体装置的与图2a中描绘的剖面m的剖视图对应的剖视图。
98.参照图4，当在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3之间省略支撑图案sup时，选自第一半导体图案sp1、第二半导体图案sp2和第三半导体图案
sp3中的至少一个可能变得弯曲(例如，可以具有弓形形状)。例如，第一半导体图案sp1可能弯曲以接触基底100，并且/或者第二半导体图案sp2可能弯曲以接触第三半导体图案sp3。
99.因为第一区域rg1上的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3比第二区域rg2上的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3长，所以省略支撑图案sup会导致结构不稳定性。在这种情况下，如图4中所示，在选自第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的至少一个中可能发生弯曲现象/弓形现象。当如图4中所示地发生沟道弯曲现象时，晶体管的驱动力(例如，驱动电流)和/或电特性会降低。
100.根据发明构思的一些示例实施例，可以使用支撑图案sup，使得可以防止长沟道晶体管在其沟道(或者第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3)处弯曲或者降低长沟道晶体管在其沟道(或者第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3)处弯曲的可能性。因此，可以在长沟道晶体管之间提供更均匀的驱动分布/电流分布，并且/或者防止电特性的劣化或降低电特性的劣化的可能性。
101.图5、图7、图9、图11、图13和图15示出了根据发明构思的一些示例实施例的制造半导体装置的方法的平面图。图6a、图8a、图10a、图12a、图14a和图16a分别示出了沿着图5、图7、图9、图11、图13和图15的线a-a'截取的剖视图。图6b、图8b、图10b、图12b、图14b和图16b分别示出了沿着图5、图7、图9、图11、图13和图15的线b-b'截取的剖视图。图6c、图8c、图10c、图12c、图14c和图16c分别示出了沿着图5、图7、图9、图11、图13和图15的线c-c'截取的剖视图。图6d、图8d、图10d、图12d、图14d和图16d分别示出了沿着图5、图7、图9、图11、图13和图15的线d-d'截取的剖视图。图12e、图14e和图16e分别示出了沿着图11、图13和图15的线e-e'截取的剖视图。图12f、图14f和图16f分别示出了沿着图11、图13和图15的线f-f'截取的剖视图。
102.参照图5以及图6a至图6d，可以提供包括第一区域rg1和第二区域rg2的基底100。可以在基底100上形成交替地堆叠的半导体层sl和牺牲层sal，并且可以用化学气相沉积(cvd)工艺和/或原子层沉积(ald)工艺来形成它们。半导体层sl可以包括硅(si)、锗(ge)和硅锗(ge)中的一种，并且牺牲层sal可以包括硅(si)、锗(ge)和硅锗(ge)中的另一种。例如，半导体层sl可以包括硅(si)，而牺牲层sal可以包括硅锗(sige)。牺牲层sal可以均具有约10at％至约35at％的锗(ge)浓度。
103.基底100可以经历第一图案化工艺以形成限定第一有源图案ap1、第二有源图案ap2、第三有源图案ap3和第四有源图案ap4的第一沟槽tr1。可以在所述第一图案化工艺期间对半导体层sl和牺牲层sal进行图案化。例如，第一有源图案ap1至第四有源图案ap4中的每个可以包括交替地堆叠在基底100上的半导体层sl和牺牲层sal。第一图案化工艺可以包括光刻工艺和诸如干法蚀刻工艺的蚀刻工艺。
104.基底100可以经历第二图案化工艺以形成限定第一pmosfet区域pr1、第一nmosfet区域nr1、第二pmosfet区域pr2和第二nmosfet区域nr2的第二沟槽tr2。第二沟槽tr2可以形成为比第一沟槽tr1深。第二图案化工艺可以包括光刻工艺和诸如干法蚀刻工艺的蚀刻工艺。在发明构思的一些示例实施例中，可以省略用第二图案化工艺。
105.第一区域rg1可以包括第一pmosfet区域pr1和第一nmosfet区域nr1。第一有源图案ap1和第二有源图案ap2可以分别形成在第一pmosfet区域pr1和第一nmosfet区域nr1上。
第二区域rg2可以包括第二pmosfet区域pr2和第二nmosfet区域nr2。第三有源图案ap3和第四有源图案ap4可以分别形成在第二pmosfet区域pr2和第二nmosfet区域nr2上。
106.可以在基底100上形成填充第一沟槽tr1和第二沟槽tr2的器件隔离层st。器件隔离层st可以包括介电材料(诸如，氧化硅)。可以用诸如高密度等离子体(hdp)工艺和/或旋涂玻璃(sog)工艺的工艺来形成器件隔离层st。可以使器件隔离层st凹陷，直到第一有源图案ap1的上部至第四有源图案ap4的上部暴露为止。因此，第一有源图案ap1至第四有源图案ap4中的每个的上部可以从器件隔离层st垂直向上突出。
107.可以在第一有源图案ap1至第四有源图案ap4中的每个的暴露的上部上形成(例如，共形地形成)介电层eg。可以通过对第一有源图案ap1至第四有源图案ap4中的每个的暴露表面进行氧化(例如，热氧化)来形成介电层eg。例如，介电层eg可以包括氧化硅层。
108.参照图7以及图8a至图8d，可以在基底100上形成具有开口opn的掩模层prm。掩模层prm可以完全覆盖第二区域rg2。可以对掩模层prm进行图案化以形成部分地暴露第一区域rg1的开口opn。
109.开口opn可以在第一方向d1上延伸。开口opn可以暴露第一有源图案ap1和第二有源图案ap2中的每个的中心区域。开口opn可以限定将形成在第一有源图案ap1和第二有源图案ap2上的支撑图案sup的位置和尺寸。
110.可以在掩模层prm上执行诸如束线离子注入工艺的离子注入工艺iip(例如，具有高度各向异性的注入工艺)。可以通过开口opn将杂质注入到第一有源图案ap1和第二有源图案ap2中。可以将杂质注入/注射到牺牲层sal的与开口opn垂直叠置的部分中，因此牺牲层sal的所述部分可以形成为支撑图案sup。例如，支撑图案sup可以包括氦(he)作为其杂质并且可以具有约5at％至约10at％的杂质浓度。
111.也可以将杂质注入半导体层sl的与开口opn垂直叠置的部分中，因此可以在半导体层sl中形成杂质区域(见图3a的imr)。
112.由于支撑图案sup包括杂质，因此支撑图案sup可以具有相对于牺牲层sal的蚀刻选择性。由于支撑图案sup包括杂质，因此支撑图案sup可以具有增大的抗蚀刻性。离子注入工艺iip可以为支撑图案sup提供杂质，以允许/使得/支持支撑图案sup相对于牺牲层sal具有蚀刻选择性，并且杂质不限于氦(he)。尽管未示出，但是掩模层prm可以被去除，例如，用灰化工艺(诸如氧灰化(o2灰化)工艺)去除掩模层prm。
113.参照图9以及图10a至图10d，在第一区域rg1上，可以形成横跨第一有源图案ap1和第二有源图案ap2的第一牺牲图案pp1。在第二区域rg2上，可以形成横跨第三有源图案ap3和第四有源图案ap4的第二牺牲图案pp2。第一牺牲图案pp1和第二牺牲图案pp2可以形成为具有在第一方向d1上延伸的线性形状和/或条形形状。第一牺牲图案pp1可以形成为具有比第二牺牲图案pp2的宽度大的宽度。第一牺牲图案pp1可以形成为与支撑图案sup垂直叠置。
114.例如，第一牺牲图案pp1和第二牺牲图案pp2的形成步骤可以包括：在基底100的整个表面上形成牺牲层；在牺牲层上形成硬掩模图案mp；以及使用硬掩模图案mp作为蚀刻掩模来对牺牲层进行图案化。牺牲层可以包括多晶硅(例如，未掺杂的多晶硅)。
115.根据发明构思的一些示例实施例，用于形成第一牺牲图案pp1和第二牺牲图案pp2的图案化工艺可以包括使用极紫外(euv)辐射的光刻工艺。在本说明书中，euv可以表示或者指代具有约4nm至约124nm、窄地约4nm至约20nm以及更窄地约13.5nm的波长的紫外线。
euv可以指示其能量在约6.21ev至约124ev的范围内、更窄地在约90ev至约95ev的范围内的光。
116.使用euv的光刻工艺可以包括其中euv照射到光致抗蚀剂层上的曝光和显影工艺。例如，光致抗蚀剂层可以是包含有机聚合物(诸如聚羟基苯乙烯)的有机光致抗蚀剂。有机光致抗蚀剂还可以包括对euv敏感的光敏化合物。有机光致抗蚀剂可以附加地包括其euv吸收系数高的材料，例如，有机金属材料、含碘材料或含氟材料。可选地或附加地，光致抗蚀剂层可以是或者可以包括包含无机材料(诸如氧化锡)的无机光致抗蚀剂。
117.光致抗蚀剂层可以形成为具有相对小的厚度。可以对暴露于euv的光致抗蚀剂层进行显影，以形成光致抗蚀剂图案。当在平面图中观察时，光致抗蚀剂图案可以具有在一个方向上延伸的线性形状、岛形状、之字形形状、蜂窝形状和/或圆形形状，但是发明构思不限于特定示例。
118.光致抗蚀剂图案可以用作蚀刻掩模以对堆叠在蚀刻掩模下方的一个或更多个掩模层进行图案化，因此可以如上面讨论地形成硬掩模图案mp。硬掩模图案mp可以用作蚀刻掩模以对目标层或牺牲层进行图案化而在晶圆上形成多个图案或者第一牺牲图案pp1和第二牺牲图案pp2。
119.作为发明构思的比较示例，可能需要多图案化技术(mpt)，以使用两个或更多个光掩模来在晶圆上形成精细间距的图案。相反，当根据发明构思的一些示例实施例来执行euv光刻工艺时，即使单个光掩模也可以形成具有精细间距的第一牺牲图案pp1和第二牺牲图案pp2。因此，可以降低半导体装置的制造的复杂性，并且/或者降低半导体装置的制造成本。
120.例如，可以给出等于或者小于约45nm的值作为通过根据本实施例的euv光刻工艺形成的第一牺牲图案pp1与第二牺牲图案pp2之间的最小间距。即使没有多重图案化工艺，也可以执行euv光刻工艺，以形成复杂且精细的第一牺牲图案pp1和第二牺牲图案pp2。
121.根据发明构思的一些示例实施例，euv光刻工艺不仅可以用于执行用于形成第一牺牲图案pp1和第二牺牲图案pp2的图案化工艺，而且还可以用于执行用于形成第一有源图案ap1至第四有源图案ap的图案化工艺，并且对euv光刻工艺没有施加限制。
122.可以在第一牺牲图案pp1和第二牺牲图案pp2中的每个的相对的侧壁上形成一对栅极间隔件gs。栅极间隔件gs的形成步骤可以包括：在基底100的整个表面上共形地形成栅极间隔件层；以及各向异性地蚀刻栅极间隔件层。栅极间隔层可以包括选自sicn、sicon和sin中的至少一种。可选地，栅极间隔层可以是包括选自sicn、sicon和sin中的至少两种的多层。
123.参照图11以及图12a至图12f，可以在第一有源图案ap1至第四有源图案ap4上分别形成第一源极/漏极图案sd1至第四源极/漏极图案sd4。例如，可以在第一有源图案ap1的上部上形成第一源极/漏极图案sd1。可以在第一牺牲图案pp1的相对侧上形成一对第一源极/漏极图案sd1。例如，硬掩模图案mp和栅极间隔件gs可以用作蚀刻掩模，以蚀刻第一有源图案ap1的上部，结果可以形成第一凹陷rs1。在第一有源图案ap1的上部的蚀刻期间，器件隔离层st可以在第一有源图案ap1之间凹陷(见图12c)。
124.可以通过执行选择性外延生长工艺来形成第一源极/漏极图案sd1，在该选择性外延生长工艺中使用第一有源图案ap1的第一凹陷rs1的内壁作为种子层(例如，作为外延生
长的初始层)。第一源极/漏极图案sd1的形成可以限定第一沟道图案ch1，该第一沟道图案ch1包括位于一对第一源极/漏极图案sd1之间的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。例如，选择性外延生长工艺可以包括化学气相沉积(cvd)工艺(诸如使用硅烷和/或乙硅烷和/或锗烷的工艺)，并且/或者分子束外延(mbe)工艺。第一源极/漏极图案sd1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，sige)。第一源极/漏极图案sd1中的每个可以由多个半导体层形成。
125.例如，可以在用于形成第一源极/漏极图案sd1的选择性外延生长工艺期间原位并入杂质。例如，可以在外延生长工艺期间引入磷化氢和/或胂和/或硼烷和/或二硼烷。可选地或附加地，在第一源极/漏极图案sd1形成之后，可以将杂质注入到第一源极/漏极图案sd1中。第一源极/漏极图案sd1可以掺杂为具有第一导电类型(例如，p型)。例如，第一源极/漏极图案sd1可以掺杂有硼。
126.可以在第二有源图案ap2的上部上形成第二源极/漏极图案sd2。可以在第一牺牲图案pp1的相对侧上形成一对第二源极/漏极图案sd2。第二源极/漏极图案sd2的形成可以限定第二沟道图案ch2，该第二沟道图案ch2包括位于一对第二源极/漏极图案sd2之间的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。
127.例如，可以使用硬掩模图案mp和栅极间隔件gs作为蚀刻掩模以蚀刻第二有源图案ap2的上部，结果可以形成第二凹陷rs2。可以通过执行选择性外延生长工艺来形成第二源极/漏极图案sd2，其中，第二有源图案ap2的第二凹陷rs2的内壁用作种子层。例如，第二源极/漏极图案sd2可以包括与基底100的半导体元素相同的半导体元素(例如，si)。第二源极/漏极图案sd2可以掺杂为具有第二导电类型(例如，n型)。例如，第二源极/漏极图案sd2可以掺杂有磷和/或砷。
128.在第二源极/漏极图案sd2形成之前，可以部分地去除暴露于第二凹陷rs2的牺牲层sal。介电材料可以填充牺牲层sal被部分地去除的区域，从而形成内部间隔件ip。
129.在第三有源图案ap3的上部上形成第三源极/漏极图案sd3的步骤可以与上面讨论的形成第一源极/漏极图案sd1的步骤基本相同。可以同时形成第一源极/漏极图案sd1和第三源极/漏极图案sd3。第三源极/漏极图案sd3的形成可以限定第三沟道图案ch3，该第三沟道图案ch3包括位于一对第三源极/漏极图案sd3之间的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。
130.在第四有源图案ap4的上部上形成第四源极/漏极图案sd4的步骤可以与上面讨论的形成第二源极/漏极图案sd2的步骤基本相同。可以同时形成第二源极/漏极图案sd2和第四源极/漏极图案sd4。第四源极/漏极图案sd4的形成可以限定第四沟道图案ch4，该第四沟道图案ch4包括位于一对第四源极/漏极图案sd4之间的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。在第四源极/漏极图案sd4形成之前，可以形成内部间隔件ip。可以在第二源极/漏极图案sd2和第四源极/漏极图案sd4之前、之后或者同时形成第一源极/漏极图案sd1和第三源极/漏极图案sd3。
131.参照图13以及图14a至图14f，可以形成第一层间介电层110以覆盖第一源极/漏极图案sd1至第四源极/漏极图案sd4、硬掩模图案mp和栅极间隔件gs。例如，第一层间介电层110可以包括氧化硅层。
132.可以对第一层间介电层110进行平坦化，直到暴露出第一牺牲图案pp1的顶表面和
第二牺牲图案pp2的顶表面为止。可以采用回蚀刻和/或化学机械抛光(cmp)工艺来在第一层间介电层110上执行平坦化工艺。硬掩模图案mp可以在平坦化工艺期间被全部去除。结果，第一层间介电层110可以具有与第一牺牲图案pp1的顶表面和第二牺牲图案pp2的顶表面以及栅极间隔件gs的顶表面共面的顶表面。
133.可以选择性地去除第一牺牲图案pp1和第二牺牲图案pp2。去除第一牺牲图案pp1可以形成暴露第一有源图案ap1和第二有源图案ap2的第一空白空间et1(见图14c)。去除第二牺牲图案pp2可以形成暴露第三有源图案ap3和第四有源图案ap4的第二空白空间et2(见图14f)。
134.在第一区域rg1上，可以选择性地去除暴露于第一空白空间et1的牺牲层sal。例如，返回参照图14a，可以通过执行蚀刻工艺来选择性地去除牺牲层sal，其中，通过第一空白空间et1选择性地去除牺牲层sal。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的任何一个可以保留而不被去除。如上面讨论的，因为支撑图案sup相对于牺牲层sal具有蚀刻选择性，所以支撑图案sup也可以保留而不被去除。
135.去除牺牲层sal可以形成第三空白空间et3。第三空白空间et3中的每个可以限定在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的相邻半导体图案之间。
136.第三空白空间et3的形成会导致第一区域rg1上的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3的结构不稳定性。当省略支撑图案sup时，如参照图4讨论的，选自第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的至少一个会变得弯曲。
137.相反，根据发明构思的一些示例实施例，支撑图案sup可以将基底100连接到第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3，这可以实现结构稳定性。因此，可以防止或者降低第一区域rg1上的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3的弯曲问题的可能性或影响。
138.在第二区域rg2上，可以选择性地去除暴露于第二空白空间et2的牺牲层sal。例如，返回参照图14f，可以通过执行蚀刻工艺来选择性地去除牺牲层sal，其中，通过第二空白空间et2选择性地去除牺牲层sal。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的任何一个可以保留而不被去除。去除牺牲层sal可以形成第四空白空间et4。第四空白空间et4中的每个可以限定在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的相邻半导体图案之间。
139.参照图15以及图16a至图16f，可以在第一空白空间et1和第二空白空间et2中分别形成第一栅极介电层gi1和第二栅极介电层gi2。可以在第三空白空间et3中形成第一栅极介电层gi1，并且第一栅极介电层gi1可以围绕第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。可以在第四空白空间et4中形成第二栅极介电层gi2，并且第二栅极介电层gi2可以围绕第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。
140.可以在第一空白空间et1和第二空白空间et2中分别形成第一栅电极ge1和第二栅电极ge2。第一栅电极ge1可以包括填充第三空白空间et3的第一部分p01、第二部分p02和第三部分p03，并且还可以包括填充第一空白空间et1的第四部分p04。第二栅电极ge2可以包括填充第四空白空间et4的第一部分p01、第二部分p02和第三部分p03，并且还可以包括填
充第二空白空间et2的第四部分p04。可以在第一栅电极ge1和第二栅电极ge2中的每个上形成栅极覆盖图案gp。
141.返回参照图1以及图2a至图2h，可以在第一层间介电层110上形成第二层间介电层120。第二层间介电层120可以包括氧化硅层。有源接触件ac可以形成为穿透第二层间介电层120和第一层间介电层110，并且与第一源极/漏极图案sd1、第二源极/漏极图案sd2、第三源极/漏极图案sd3和第四源极/漏极图案sd4电连接。栅极接触件gc可以形成为穿透第二层间介电层120和栅极覆盖图案gp，并且与第一栅电极ge1和第二栅电极ge2电连接。
142.可以在第二层间介电层120上形成第三层间介电层130。可以在第三层间介电层130中形成第一金属层m1。第一金属层m1的形成步骤可以包括形成第一线il1。可以在第一金属层m1上形成第四层间介电层140。可以在第四层间介电层140中形成第二金属层m2。第二金属层m2的形成步骤可以包括形成第二线il2。
143.根据发明构思的一些示例实施例，可以采用euv光刻工艺来在第一金属层m1和/或第二金属层m2中形成第一线il1和/或第二线il2。在beol工艺中使用的euv光刻工艺的详细描述可以与用于形成第一牺牲图案pp1和第二牺牲图案pp2的euv光刻工艺基本相同。例如，可以给出等于或者小于约45nm的距离作为通过本实施例的euv光刻工艺形成的第一线il1之间的最小间距。
144.图17示出了展示根据发明构思的一些示例实施例的半导体装置的图2a中描绘的剖面m的放大剖视图。在下面的示例实施例中，将省略与参照图1至图4讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
145.参照图17，支撑图案sup可以包括置于基底100与第一半导体图案sp1之间的第一支撑图案sup1、置于第一半导体图案sp1与第二半导体图案sp2之间的第二支撑图案sup2以及置于第二半导体图案sp2与第三半导体图案sp3之间的第三支撑图案sup3。
146.第一支撑图案sup1可以具有第一侧壁sw1和第二侧壁sw2，第一侧壁sw1和第二侧壁sw2中的每个都是弯曲的。例如，第一侧壁sw1和第二侧壁sw2中的每个可以朝向第一支撑图案sup1的中心凹陷。第一支撑图案sup1可以具有在从基底100朝向第一半导体图案sp1的方向上减小到最小值然后再次增大的宽度。第一支撑图案sup1可以具有作为其最小宽度的第五宽度w5。
147.第二支撑图案sup2可以具有在从第一半导体图案sp1朝向第二半导体图案sp2的方向上减小到最小值然后再次增大的宽度。第二支撑图案sup2可以具有作为其最小宽度的第六宽度w6。
148.第三支撑图案sup3可以具有在从第二半导体图案sp2朝向第三半导体图案sp3的方向上减小到最小值然后再次增大的宽度。第三支撑图案sup3可以具有作为其最小宽度的第七宽度w7。第五宽度w5、第六宽度w6和第七宽度w7可以彼此不同。例如，第六宽度w6可以比第五宽度w5大，并且第七宽度w7可以比第六宽度w6大。
149.根据发明构思的半导体装置可以被构造为使得支撑图案可以应用于长沟道晶体管，并且支撑图案可以防止或者降低沟道弯曲的可能性。因此，可以使长沟道晶体管之间的驱动分布均匀，并且可以抑制电特性的劣化。
150.尽管已经参照附图讨论了发明构思的一些示例实施例，但是将理解的是在不脱离发明构思的精神和范围的情况下，可以在这里进行形式和细节上的各种改变。因此，将理解
的是，上述示例实施例在所有方面仅是说明性的而非限制性的。