半导体器件及其制造方法、以及海量数据存储系统与流程

半导体器件及其制造方法、以及海量数据存储系统
1.相关申请的交叉引用
2.2020年12月2日在韩国知识产权局提交的韩国专利申请no.10-2020-0166311，标题为：“semiconductor device，method of manufacturing the same，and massive data storage system including the same”通过引用整体并入本文。
技术领域
3.实施例涉及一种半导体器件及其制造方法、以及包括该半导体器件的海量数据存储系统。


背景技术：

4.一种用于数据存储的电子系统可以包括能够存储大容量数据的大容量半导体器件。已考虑增加半导体器件的数据存储容量的方法。例如，已经提出了包括可以3维堆叠的存储单元的半导体器件。


技术实现要素：

5.实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：基板；栅电极结构，位于所述基板上，所述栅电极结构包括在垂直于所述基板的上表面的第一方向上彼此间隔开的栅电极，每个栅电极在平行于所述基板的上表面的第二方向上延伸；存储器沟道结构，延伸穿过基板上的栅电极结构，该存储器沟道结构包括沿第一方向延伸的沟道；电荷储存结构，围绕沟道的外侧壁；第一填充图案，填充由沟道形成的内部空间；以及第一封盖图案，位于沟道和第一填充图案上的；以及支撑结构，延伸穿过基板上的栅电极结构，所述支撑结构包括沿第一方向延伸的第二填充图案；虚设电荷储存结构，围绕第二填充图案的外侧壁；以及第二封盖图案，位于第二填充图案上。
6.实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：基板；栅电极结构，位于所述基板上，所述栅电极结构包括在垂直于所述基板的上表面的第一方向上彼此间隔开的栅电极，每个栅电极在平行于所述基板的上表面的第二方向上延伸；存储器沟道结构，延伸穿过基板上的栅电极结构；以及支撑结构，延伸穿过基板上的栅电极结构，所述支撑结构包括沿第一方向延伸的第一填充图案；第一封盖图案，在第一填充图案上；以及虚设电荷储存结构，围绕第一填充图案和第一封盖图案的外侧壁，其中封盖图案包括上部和沿第一方向从所述上部的外缘下表面向下突出的下部。
7.实施例可以通过提供一种半导体器件来实现，该半导体器件包括：基板，该基板包括单元阵列区域和至少部分围绕该单元阵列区域的延伸区域；下电路图案，在所述基板上；公共源极板(csp)，在所述下电路图案上；栅电极结构，位于所述csp上，所述栅电极结构包括在垂直于所述基板的上表面的第一方向上彼此间隔开的栅电极，且每个栅电极在平行于所述基板的上表面的第二方向上延伸；存储器沟道结构，延伸穿过在基板的单元阵列区域上的栅电极结构并连接到csp，该存储器沟道结构包括在第一方向延伸的沟道；电荷储存结
构，围绕沟道的外侧壁；第一填充图案，填充由沟道形成的内部空间；以及第一封盖图案，在沟道和第一填充图案上；支撑结构，延伸穿过栅电极结构并连接到基板上的csp，该支撑结构包括在第一方向上延伸的第二填充图案；围绕第二填充图案的外侧壁的虚设电荷储存结构；以及在第二填充图案上的第二封盖图案；以及接触插塞，在第一方向上延伸并接触每个栅电极的在第二方向上的端部的上表面。
8.实施例可以通过提供一种半导体器件的制造方法来实现，该方法包括在基板上沿垂直于基板的上表面的第一方向交替且重复地堆叠绝缘层和牺牲层以形成模具；穿过模具形成至少一个沟道孔和至少一虚设沟道孔；在至少一个沟道孔中和在至少一个虚设沟道孔中顺序堆叠电荷储存结构层和沟道层；部分去除至少一个虚设沟道孔中的沟道层以部分暴露电荷储存结构层；在沟道层上形成填充至少一个沟道孔的下部的第一填充图案；在电荷储存结构层上形成填充至少一个虚设沟道孔的下部的第二填充图案；在第一填充图案上形成第一封盖图案以填充至少一个沟道孔的上部；在第二填充图案上形成第二封盖图案以填充至少一个虚设沟道孔的上部；穿过模具形成开口使得开口在平行于基板的上表面的第二方向上延伸；通过开口去除牺牲层以形成间隙；并分别在间隙中形成栅电极。
9.实施例可以通过提供一种半导体器件的制造方法来实现，该方法包括在基板上沿垂直于基板的上表面的第一方向交替且重复地堆叠绝缘层和牺牲层以形成模具；穿过模具形成至少一个沟道孔和至少一虚设沟道孔；在至少一个沟道孔和至少一个虚设沟道孔中形成电荷储存结构层；在至少一个沟道孔中的电荷储存结构层上形成沟道层，虚设沟道被形成在至少一个虚设沟道孔中的电荷储存结构层的上部内侧壁上；在沟道层和电荷储存结构层上形成第一填充图案和第二填充图案，第一填充图案和第二填充图案分别填充至少一个沟道孔和至少一个虚设沟道孔的下部；分别在第一填充图案和第二填充图案上形成第一封盖图案和第二封盖图案，第一封盖图案和第二封盖图案分别填充至少一个沟道孔和至少一个虚设沟道孔的上部；穿过模具形成开口，该开口在平行于基板的上表面的第二方向上延伸；通过开口分别去除牺牲层以形成间隙；以及分别在间隙中形成栅电极。
10.实施例可以通过提供一种制造半导体器件的方法来实现，该方法包括：在基板上形成下电路图案，该基板包括单元阵列区域和至少部分围绕该单元阵列区域的延伸区域；在下电路图案上形成公共源极板(csp)；在csp上沿垂直于基板的上表面的第一方向交替且重复地堆叠绝缘层和牺牲层以形成模具；穿过模具形成沟道孔以暴露在基板的单元阵列区域上的csp的上表面；穿过模具形成虚设沟道孔以暴露在基板的延伸区域上的csp的上表面；在沟道孔和虚设沟道孔中分别顺序堆叠电荷储存结构层和沟道层；部分去除虚设沟道孔中的沟道层以部分暴露电荷储存结构层；在沟道层上形成填充沟道孔的下部的第一填充图案；在电荷储存结构层上形成填充虚设沟道孔的下部的第二填充图案；在第一填充图案上形成第一封盖图案以填充沟道孔的上部；在第二填充图案上形成第二封盖图案以填充虚设沟道孔的上部；穿过模具在基板的单元阵列区域和延伸区域上形成开口以暴露csp的上表面，使得开口在平行于基板的上表面的第二方向延伸；通过开口去除牺牲层以形成间隙；在间隙中形成栅电极；以及在基板的延伸区域上形成沿第一方向延伸的接触插塞，以接触每个栅电极的在第二方向上的端部的上表面。
11.实施例可以通过提供一种海量数据存储系统来实现，该系统包括：具有存储单元结构的半导体器件，该存储单元结构包括位于基板上的栅电极结构，该栅电极结构包括在
垂直于基板的上表面的第一方向上彼此间隔开的栅电极，每个该栅电极在平行于基板的上表面的第二方向上延伸；存储器沟道结构，延伸穿过基板上的栅电极结构，该存储器沟道结构包括沿第一方向延伸的沟道；电荷储存结构，围绕沟道的外侧壁；第一填充图案，填充由沟道形成的内部空间；以及第一封盖图案，位于沟道和第一填充图案上的；以及支撑结构，延伸穿过基板上的栅电极结构，所述支撑结构包括沿第一方向延伸的第二填充图案；虚设电荷储存结构，围绕第二填充图案的外侧壁；以及第二封盖图案，位于第二填充图案上；外围电路布线，被配置为向存储单元结构施加电信号；输入/输出焊盘，电连接到外围电路布线；以及控制器，通过输入/输出焊盘电连接到半导体器件，该控制器被配置为控制半导体器件。
附图说明
12.通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是显而易见的，在附图中：
13.图1是包括根据示例实施例的半导体器件的电子系统的图。
14.图2是包括根据示例实施例的半导体器件的电子系统的透视图。
15.图3和图4是半导体封装的截面图，每个半导体封装可以包括根据示例实施例的半导体器件。
16.图5至图44是根据示例实施例的制造竖直存储器件的方法的各阶段的平面图和截面图。
17.图45是根据示例实施例的并对应于图39的半导体器件的平面图。
18.图46是根据示例实施例的并对应于图43的半导体器件的截面图。
19.图47是根据示例实施例的并对应于图43的半导体器件的截面图。
20.图48是根据示例实施例的并对应于图43的半导体器件的截面图。
具体实施方式
21.图1是包括根据示例实施例的半导体器件的电子系统的图。
22.参照图1，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储器件或者包括存储器件的电子设备。在一个实施方式中，电子系统1000可以是固态驱动器(ssd)设备、通用串行总线(usb)设备、计算系统、医疗设备或可以包括一个或多个半导体器件1100的通信设备。
23.半导体器件1100可以是非易失性存储器件，例如将参照图41至48示出nand闪存器件。半导体器件1100可以包括第一结构1100f和位于第一结构1100f上的第二结构1100s。在一个实施方式中，如图所示，第一结构1100f可以位于第二结构1100s下方。在一个实施方式中，第一结构1100f可以位于第二结构1100s旁边或位于其上。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是包括以下项的存储单元结构：位线bl、公共源极线csl、字线wl、第一上栅极线ul1和第二上栅极线ul2、第一下栅极线ll1和第二下栅极线ll2、以及位线bl和公共源极线csl之间的存储单元串cstr。
24.在第二结构1100s中，存储单元串cstr中的每一个可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2，以及位于下晶体管lt1和lt2以及上晶体管ut1和ut2之间的多个存储单元晶体管mct。下晶体管lt1和lt2的数量和上晶体管ut1和ut2的数量可以根据示例实施例变化。
25.在一个实施方式中，上晶体管ut1和ut2可以包括串选择晶体管，且下晶体管lt1和lt2可以包括地选择晶体管。下栅极线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以分别是存储单元晶体管mct的栅电极，并且上栅极线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
26.在一个实施方式中，下晶体管lt1和lt2可以包括能够彼此串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可以用于通过栅极感应漏极泄漏(gidl)现象擦除存储在存储单元晶体管mct中的数据的擦除操作中。
27.公共源极线csl、第一下栅极线ll1和第二下栅极线ll2、字线wl以及第一上栅极线ul1和第二上栅极线ul2可以通过第一结构1110f中的延伸到第二结构1110s的第一连接布线1115电连接到解码器电路1110。位线bl可以通过第一结构1100f中的延伸到第二结构1100s的第二连接布线1125电连接到页缓冲器1120。
28.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的至少一个所选的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过第一结构1100f中的延伸到第二结构1100s的输入/输出连接布线1135电连接到逻辑电路1130。
29.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
30.处理器1210可以控制包括控制器1200的电子系统1000的操作。处理器1210可以由固件操作，并且可以控制nand控制器1220访问半导体器件1100。nand控制器1220可以包括用于与半导体器件1100通信的nand接口1221。通过nand接口1221，可以传送用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管mct的数据、要从半导体器件1100的存储单元晶体管mct读取的数据等。主机接口1230可以提供电子系统1000和外部主机之间的通信。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
31.图2是包括根据示例实施例的半导体器件的电子系统的透视图。
32.参照图2，电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(dram)设备2004。半导体封装2003和dram器件2004可以通过主基板2001上的布线图案2005连接到控制器2002。
33.主基板2001可以包括具有连接到外部主机的多个引脚的连接器2006。连接器2006中的多个引脚的数量和布局可以根据电子系统2000和外部主机之间的通信接口而改变。在一个实施方式中，电子系统2000可以根据usb、快速外围组件互连(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等中的一个与外部主机通信。在一个实施方
式中，电子系统2000可以通过连接器2006由从外部主机提供的电源来操作。电子系统2000还可以包括用于将从外部主机提供的电源分配给控制器2002和半导体封装2003的电源管理集成电路(pmic)。
34.控制器2002可以在半导体封装2003中写入数据或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
35.dram设备2004可以是用于减小用于存储数据的半导体封装2003与外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的dram设备2004可以用作缓存存储器，并且可以在半导体封装2003的控制操作期间提供用于临时存储数据的空间。如果电子系统2000包括dram器件2004，则除了用于控制半导体封装2003的nand控制器之外，控制器2002还可以包括用于控制dram器件2004的dram控制器。
36.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b可以是每个包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装基板2100、半导体芯片2200、布置在半导体芯片2200下方的接合层2300、用于电连接半导体芯片2200和封装基板2100的连接结构2400、以及覆盖封装基板2100上的半导体芯片2200和连接结构2400的模塑层2500。
37.封装基板2100可以是包括封装上焊盘2130的印刷电路板(pcb)。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅电极结构3210、延伸穿过栅电极结构3210的存储器沟道结构3220和用于分割栅电极结构3210的分割结构3230。每个半导体芯片2200可以包括将参照图41至图48示出的半导体器件。
38.在一个实施方式中，连接结构2400可以是用于电连接输入/输出焊盘2210和封装上焊盘2130的接合线。在一个实施方式中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以与封装基板2100的封装上焊盘2130电连接。在一个实施方式中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(tsv)的连接结构(而不是通过接合线方法的连接结构2400)彼此电连接。
39.在一种实施方式中，控制器2002和半导体芯片2200可以被包括在一个封装中。在一个实施方式中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的中介层基板上，并且控制器2002和半导体芯片2200可以通过中介层基板上的布线相互连接。
40.图3和图4是半导体封装的截面图，每个半导体封装可以包括根据示例实施例的半导体器件。图3和图4示出了图2中所示的半导体封装2003的示例实施例，并且示出了沿图2中的半导体封装2003的线i-i’截取的横截面。
41.参照图3，在半导体封装2003中，封装基板2100可以是pcb。封装基板2100可以包括基板主体部分2120、基板主体部分2120的上表面上的上焊盘2130(参照图2)、基板主体部分2120的下表面上的下焊盘2125或通过基板主体部分2120的下表面暴露的下焊盘2125，以及用于将基板主体部分2120内部的上焊盘2130和下焊盘2125电连接的内布线2135。上焊盘2130可以电连接到连接结构2400。如图2所示，下焊盘2125可以通过导电连接部分2800连接到电子系统2000中的主基板2010的布线图案2005。
42.每个半导体芯片2200可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括能够在其中形成外围电路布线3110的外围电路区。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅电极结构3210、延伸穿过栅电极结构3210的存储器沟道结构3220和分割结构3230(参照图2)、电连接到存储器沟道结构3220的位线3240、以及电连接到栅电极结构3210的字线wl的栅极连接布线3235(参照图1)。
43.第二结构3200还可以包括如图19至图20以及图41至图48所示的支撑结构464。
44.每个半导体芯片2200可以包括电连接到第一结构3100的外围电路布线3110并在第二结构3200中延伸的贯通布线3245。贯通布线3245可以在栅电极结构3210的外部，并且一些贯通布线3245可以延伸穿过栅电极结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围电路布线3110的输入/输出焊盘2210(参照图2)。
45.参照图4，在半导体封装2003a中，每个半导体芯片2200a可以包括半导体基板4010、半导体基板4010上的第一结构4100、以及位于第一结构4100上并通过晶片接合方法与之接合的第二结构4200。
46.第一结构4100可以包括在其中可以形成外围电路布线4110和第一接合结构4150的外围电路区。第二结构4200可以包括公共源极线4205、位于公共源极线4205和第一结构4100之间的栅电极结构4210、延伸穿过栅电极结构4210的存储器沟道结构4220和分割结构3230(参照图2)、以及电连接到存储器沟道结构4220和栅电极结构4210的字线wl(参照图1)的第二接合结构4250。举例来说，第二接合结构4250可以通过电连接到存储器沟道结构4220的位线4240和电连接到字线wl(参照图1)的栅极连接布线4235分别电连接到存储器沟道结构4220和字线wl(参照图1)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接触以彼此接合。第一接合结构4150和第二接合结构4250可以包括例如铜。
47.第二结构4200还可以包括如图11至图13、图19至图20和图41至图48所示的支撑结构464。
48.每个半导体芯片2200a还可以包括电连接到第一结构4100的外围电路布线4110的输入/输出焊盘2210(参照图2)。
49.图3的半导体芯片2200和图4的半导体芯片2200a可以以接合线方法通过连接结构2400彼此电连接。在一个实施方式中，同一半导体封装中的半导体芯片(诸如图3的半导体芯片2200和图4的半导体芯片2200a)可以通过包括tsv的连接结构彼此电连接。
50.图5至图44是根据示例实施例的制造竖直存储器件的方法的各阶段的平面图和截面图。具体地，图5至图6、图10、图21至图22、图27、图34、图37和图39是平面图，且图7至图9、图11至图20、图23至图26、图28至图33、图35至图36、图38和图40至图44是截面图。
51.图7至图9、图11和图40至图41分别是沿对应平面图的a-a
′
截取的截面图，图12至图20和图42中的每一个分别包括沿对应平面图的线b-b’和c-c’截取的截面图，图23至图26、图28至图30、图32、图35、图38和图43分别是沿对应平面图的线d-d
′
截取的截面图，以及图31、图33、图36和图44分别是沿相应平面图的e-e
′
线截取的截面图。图6至图44是图5中区域x的图，且图20分别包括区域y和区域z的放大截面图。
52.参照图5，基板100可以包括第一区域i和围绕第一区域i的第二区域ii。
53.基板100可以包括硅、锗、硅-锗或诸如gap、gaas、gasb等的iii-v族化合物。在一个实施方式中，基板100可以是绝缘体上硅(soi)基板或绝缘体上锗(goi)基板。在一个实施方式中，基板100可以掺杂有p型杂质(例如硼)或n型杂质(例如磷)。如本文所用，术语“或”不是排他性术语，例如，“a或b”将包括a、b或a和b。
54.在一个实施方式中，第一区域i可以是单元阵列区域，第二区域ii可以是焊盘区域或延伸区域。在一个实施方式中，第一区域i和第二区域ii可以一起形成单元区域。在一个实施方式中，可以在基板100的第一区域i上形成存储单元(每个存储单元可以包括栅电极、沟道和电荷储存结构)，并且可以在基板100的第二区域ii上形成用于将电信号传输到存储单元的上接触插塞和与该上接触插塞接触的栅电极的焊盘。在一个实施方式中，如附图所示，第二区域ii可以完全围绕第一区域i。在一个实施方式中，第二区域ii可以仅形成在第一区域i的沿第二方向d2的相对侧的每一侧上。
55.在一个实施方式中，基板100还可以包括围绕第二区域ii的第三区域，并且用于通过上接触插塞向存储单元施加电信号的上电路图案可以形成在基板100的第三区域上。
56.在下文中，将仅示出区域x中的结构，区域x部分地包括基板100的第一区域i和第二区域ii。
57.参照图6和图7，可以在基板100上形成下电路图案，并且可以在基板100上形成第一绝缘夹层150和第二绝缘夹层170，以覆盖下电路图案。
58.基板100可以包括在其上形成有隔离图案110的场区域和在其上没有形成隔离图案的有源区域101。隔离图案110可以通过浅沟槽隔离(sti)工艺形成，并且可以包括氧化物，例如氧化硅。
59.在一个实施方式中，半导体器件可以具有外围上单元(cop)结构。在一个实施方式中，下电路图案可以形成在基板100上，并且存储单元、上接触插塞和上电路图案可以形成在下电路图案上方。
60.下电路图案可以包括例如晶体管、下接触插塞、下布线、下通孔等。
61.参照图12连同图6和图7，例如，第一晶体管和第二晶体管可以分别形成在基板100的第二区域ii和第一区域i上。第一晶体管可以包括在基板100上的第一下栅极结构142以及与第一下栅极结构142相邻的在有源区101的上部用作源极/漏极区域的第一区域102和第二区域103；以及第二晶体管可以包括在基板100上的第二下栅极结构146以及与第二下栅极结构146相邻的在有源区101的上部用作源极/漏极区域的第三区域106和第四区域107。
62.第一下栅极结构142可以包括顺序堆叠在基板100上的第一下栅极绝缘图案122和第一下栅电极132，而第二下栅极结构146可以包括顺序堆叠在基板100上的第二下栅极绝缘图案126和第二下栅电极136。
63.可以在基板100上形成第一绝缘夹层150以覆盖第一晶体管和第二晶体管，并且可以形成延伸穿过第一绝缘夹层150以分别接触第一杂质区域至第四杂质区域102、103、106和107的第一下接触插塞162、第二下接触插塞163、第四下接触插塞168和第五下接触插塞169以及延伸穿过第一绝缘夹层150以接触第一下栅电极132的第三下接触插塞164。可以进一步形成延伸穿过第一绝缘夹层150以接触第二下栅电极136的第六下接触插塞。
64.可以在第一绝缘夹层150上形成第一下布线至第五下布线182、183、184、188和
189，以分别接触第一下接触插塞至第五下接触插塞162、163、164、168和169的上表面。第一下通孔192、第六下布线202、第三下通孔212和第八下布线222可以顺序堆叠在第一下布线182上，并且第二下通孔196、第七下布线206、第四下通孔216和第九下布线226可以顺序堆叠在第四下布线188上。
65.第二绝缘夹层170可以形成在第一绝缘夹层150上以覆盖第一下布线至第九下布线182、183、184、188、189、202、206、222和226以及第一下通孔至第四下通孔192、194、212和216。
66.包括在下电路图案中的每个元件可以通过例如图案化工艺和/或镶嵌工艺来形成。
67.参照图8，可以在第二绝缘夹层170上顺序地形成公共源极板(csp)240和第一牺牲层结构290，可以部分地去除第一牺牲层结构290以形成暴露csp 240的上表面的第一开口302，并且可以在第一牺牲层结构290的上表面和csp 240的暴露的上表面上形成第一支撑层300。
68.csp 240可以包括掺杂有例如n型杂质的多晶硅在一个实施方式中，csp 240可以包括顺序堆叠的金属硅化物层和掺杂有例如n型杂质的多晶硅层。金属硅化物层可以包括例如硅化钨。
69.第一牺牲层结构290可以包括沿第一方向d1顺序堆叠的第一牺牲层260、第二牺牲层270和第三牺牲层280。第一牺牲层260和第三牺牲层280可以包括氧化物，例如氧化硅，而第二牺牲层270可以包括氮化物，例如氮化硅。
70.第一开口302在平面图中可以具有各种布局。在一个实施方式中，多个第一开口302可以在基板100的第一区域i上形成为在第二方向d2和第三方向d3中的每一方向上彼此间隔开。在一个实施方式中，第一开口302可以在基板100的第二区域ii的与第一区域i相邻的部分上沿第三方向d3延伸，并且多个第一开口302可以在基板100的第二区域ii上在第三方向d3上彼此间隔开，其中多个第一开口302中的每一个可以在第二方向d2上延伸。
71.第一支撑层300可以包括相对于第一牺牲层至第三牺牲层260、270和280具有蚀刻选择性的材料，例如掺杂有n型杂质的多晶硅。第一支撑层300可以具有均匀的厚度，并且可以在第一开口302中的第一支撑层300的一部分上形成第一凹陷。在下文中，第一支撑层300的部分可以被称为支撑图案305。
72.绝缘层310和第四牺牲层320可以交替且重复地堆叠在第一支撑层300和支撑图案305上，例如，可以形成包括绝缘层310和第四牺牲层320在内的模塑层。绝缘层310可以包括氧化物，例如氧化硅，并且第四牺牲层320可以包括相对于绝缘层310具有蚀刻选择性的材料，例如诸如氮化硅的氮化物。
73.在一个实施方式中，参照图10和图8，可以穿过第四牺牲层320中的最下面的牺牲层形成第一分割图案330。第一分割图案330可以在基板100的第二区域ii上形成，并且可以包括氧化物，例如氧化硅。在一个实施方式中，多个第一分割图案330可以形成为在第二方向d2和第三方向d3中的每一方向上彼此间隔开。
74.参照图9，可以在绝缘层310的最上面的绝缘层上形成光刻胶图案，并且可以使用光刻胶图案作为蚀刻掩模来蚀刻绝缘层310中的最上面的绝缘层和第四牺牲层320中的最上面的牺牲层。因此，可以部分地暴露绝缘层310中的位于第四牺牲层320的最上面的牺牲
层正下方的绝缘层。
75.可以执行以给定比例减小光刻胶图案的面积的修整工艺，并且可以使用具有减小面积的光刻胶图案来蚀刻绝缘层310中的最上面的绝缘层、第四牺牲层320中的最上面的牺牲层、绝缘层310中的被暴露的绝缘层、以及第四牺牲层320中的位于绝缘层310中的被暴露的绝缘层正下方的牺牲层。可以交替且重复地执行修整工艺和蚀刻工艺，以形成具有阶梯形状的模具，阶梯形状包括多个台阶层，每个台阶层可以包括顺序堆叠的一个第四牺牲层320和一个绝缘层310。
76.在下文中，“台阶层”不仅可以定义为处于同一水平的第四牺牲层320和绝缘层310的暴露部分，还可以定义为其未暴露部分，并且其暴露部分可以定义为“台阶”。在一个实施方式中，台阶可以布置在第二方向d2上。在一个实施方式中，台阶也可以布置在第三方向d3上。
77.在一个实施方式中，除了一些台阶的长度之外(这些台阶的长度可以大于其他台阶的长度)，包括在模具中的台阶在第二方向d2上的长度可以是一致的。在下文中，具有相对较小长度的那些台阶可以被称为第一台阶，而具有相对较大长度的其他台阶可以被称为第二台阶。图9显示了两个第二步骤。在下文中，这些台阶将在平面图中用虚线表示。
78.可以在基板100的第一区域i和第二区域ii上的第一支撑层300和支撑图案305上形成模具，并且第一支撑层300的边缘上表面可以不被模具覆盖而是被暴露。可以在基板100的第二区域ii上形成模具的台阶。
79.参照图10至图12，包括氧化物(例如，氧化硅)的第三绝缘夹层340可以在csp 240上形成以覆盖模具和第一支撑层300，并且可以被平坦化直到暴露绝缘层310的最上面的绝缘层的上表面。因此，模具的侧壁、第一支撑层300的上表面和侧壁以及第一牺牲层结构290的侧壁可以被第三绝缘夹层340覆盖。包括氧化物(例如氧化硅)的第四绝缘夹层350可以在模具和第三绝缘夹层340的上表面上形成。
80.在第一方向d1上延伸的沟道孔360可以形成为穿过第四绝缘夹层350、模具、第一支撑层300和在基板100的第一区域i上的第一牺牲层结构290以暴露csp 240的上表面，而在第一方向d1上延伸的虚设沟道孔365可以形成为穿过第三绝缘夹层340和第四绝缘夹层350、模具的一部分、第一支撑层300和在基板100的第二区域ii上的第一牺牲层结构290以暴露csp 240的上表面。在一个实施方式中，可以在基板100的第一区域i上在第二方向d2和第三方向d3中的每一个方向上间隔开地形成多个沟道孔360，并且可以在基板100的第二区域ii上在第二方向d2和第三方向d3中的每一个方向上间隔地形成多个虚设沟道孔365。
81.在一个实施方式中，在平面图中，沟道孔360和虚设沟道孔365中的每一个可以具有圆形、椭圆形、多边形或具有圆角的圆角多边形的形状。在一个实施方式中，虚设沟道孔365的直径可以大于沟道孔360的直径。沟道孔360和虚设沟道孔365可以通过相同的蚀刻工艺同时形成，或者可以通过独立的蚀刻工艺顺序形成。
82.参照图13，电荷储存结构层400和沟道层410可以顺序地形成在沟道孔360和虚设沟道孔365的侧壁、csp 240的暴露上表面以及第四绝缘夹层350的上表面上。
83.在一个实施方式中，电荷储存结构层400可以包括顺序堆叠的第一阻挡层、电荷储存层和隧道绝缘层。第一阻挡层和隧道绝缘层可以包括氧化物(例如，氧化硅)，电荷储存层可以包括氮化物(例如，氮化硅)，以及沟道层410可以包括例如未掺杂或掺杂有杂质的多晶
硅或单晶硅。
84.参照图14，可以在沟道层410上形成掩模420。
85.在一个实施方式中，掩模420可以通过化学气相沉积(cvd)工艺形成，并且可以包括具有低间隙填充特性的材料，例如诸如原硅酸四乙酯(teos)的氧化硅。由于掩模420包括具有低间隙填充特性的材料，因此，掩模420可以不完全地填充沟道孔360和虚设沟道孔365中的每一个，而是可以部分地填充沟道孔360和虚设沟道孔365中的每一个。
86.在一个实施方式中，掩模420可以覆盖沟道层410在第四绝缘夹层350的上表面上的部分和沟道层410在沟道孔360和虚设沟道孔365的上侧壁上的部分，并且沟道孔360和虚设沟道孔365的中央上部和下部可以不填充有掩模420。
87.在一个实施方式中，掩模420的最下表面(例如，在第一方向d1上最接近基板100的表面)可以低于第四牺牲层320的最上面的牺牲层的上表面(例如，背离基板100的表面)(例如，该最下表面比该上表面在第一方向d1上更接近基板100)。
88.参照图15，第一封盖层430可以形成在掩模420上。
89.第一封盖层430可以包括例如非晶碳层(acl)或旋涂硬掩模(soh)。
90.第一封盖层430可以形成在掩模420上，并且可以覆盖沟道孔360和虚设沟道孔365的上端。
91.可以通过使用光刻胶图案的蚀刻工艺来去除第一封盖层430的在基底100的第二区域ii上的一部分，并且可以暴露掩模420的在基板100的第二区域ii上的一部分和虚设沟道孔365中的沟道层410的未被掩模420覆盖的一部分。第一封盖层430可以仅保留在基板100的第一区域i上。
92.参照图16，可以去除在虚设沟道孔365中的沟道层410的未被掩模420覆盖的一部分，并且可以暴露电荷储存结构层400的在虚设沟道孔365中的一部分。
93.在一个实施方式中，可以通过使用例如sc1溶液的湿蚀刻工艺去除沟道层410的在虚设沟道孔365中的部分，并且可以完全去除沟道层410的未被掩模420覆盖的部分。
94.在下文中，在基板100的第二区域ii上的沟道层410的被掩模420覆盖的部分可以被称为虚设沟道414，该部分未被湿蚀刻工艺去除。
95.参照图17，可以去除保留在基板100的第一区域i上的第一封盖层430，并且可以暴露掩模420的在基板100的第一区域i上的一部分和沟道层的在沟道孔360中的一部分，其中沟道层的在沟道孔360中的该部分未被掩模420覆盖。
96.在一个实施方式中，可以通过灰化工艺或剥离工艺去除第一封盖层430。
97.可以通过例如干蚀刻工艺去除基板100的第一区域i和第二区域ii上的掩模420。在一个实施方式中，可以在基板100的第一区域i上完全暴露沟道层410，并且可以在基板100的第二区域ii上暴露虚设沟道414和电荷储存结构层400的部分。
98.参照图18，可以在沟道层410、虚设沟道414和电荷储存结构层400上形成填充层以填充沟道孔360和虚设沟道孔365，并且可以去除填充层的上部以在沟道孔360和虚设沟道孔365中的每一个的上部形成第二凹陷。
99.填充层可以包括氧化物(例如氧化硅)，并且可以通过例如ald工艺、cvd工艺等形成。
100.在一个实施方式中，可以通过使用例如氢氟酸(hf)作为蚀刻溶液的湿蚀刻工艺来
形成第二凹陷。在一个实施方式中，第二凹陷的下表面可以高于第四牺牲层320中的最上面的牺牲层的上表面。在一个实施方式中，第二凹陷的下表面可以高于在基板100的第二区域ii上的虚设沟道414在虚设沟道孔365中的最下表面。
101.在一个实施方式中，当去除填充层的上部以形成第二凹陷时，也可以去除沟道层410和虚设沟道414的与第二凹陷相邻的部分。
102.在下文中，填充层的在沟道孔360中的一部分可以被称为第一填充图案442，而填充层的在虚设沟道孔365中的一部分可以被称为第二填充图案444。第二填充图案444可以完全覆盖虚设沟道孔365中的电荷储存结构层400的暴露部分，并且也可以覆盖虚设沟道414的下表面和下端的侧壁。
103.第二封盖层450可以在第一填充图案442和第二填充图案444、沟道层410和虚设沟道414上形成以填充第二凹陷。
104.第二封盖层450可以包括例如掺杂或未掺杂的多晶硅，并且如果在形成第二凹陷期间部分地保留沟道层410和虚设沟道414，则第二封盖层450可以接触沟道层410和虚设沟道414，以与之合并。
105.参照图19和图20，可以平坦化第二封盖层450、沟道层410、虚设沟道414和电荷储存结构层400，直到暴露第四绝缘夹层350的上表面为止。
106.可以通过例如化学机械抛光(cmp)工艺或回蚀工艺来执行平坦化工艺。
107.通过平坦化工艺，可以在沟道孔360中的第一填充图案442和沟道层410上形成第一封盖图案452，并且可以在第二填充图案444和虚设沟道414上形成第二封盖图案454。如上所述，如果沟道层410保留在沟道孔360的上部以与第二封盖层450合并，则沟道层410中的高度等于或大于第一填充图案442的在沟道孔360中的上表面的高度的部分与第二封盖层450一起可以被称为第一封盖图案452，而沟道层410中的高度等于或小于第一填充图案442在沟道孔360中的上表面的高度的部分可以被称为沟道412。
108.在一个实施方式中，虚设沟道孔365中的虚设沟道414与第二封盖层450一起可以被称为第二封盖图案454。因此，第二封盖图案454可以包括上部454a和在第一方向d1上从上部454a向下(例如，朝向基板100)突出的下部454b。第二封盖图案454的上部454a的上表面和下表面可以具有电路、椭圆、多边形等形状，并且第二封盖图案454的下部454b可以接触上部454a的下(例如，面向基板100)表面的边缘(例如，外部)，并且可以具有环形形状。
109.通过平坦化工艺，可以在沟道孔360的侧壁和下表面上形成电荷储存结构402，并在虚设沟道孔365的侧壁和下表面上形成虚设电荷储存结构404。电荷储存结构402可以包括顺序堆叠的第一阻挡图案372、电荷储存图案382和隧道绝缘图案392，并且虚设电荷储存结构404可以包括顺序堆叠的虚设阻挡图案374、虚设电荷储存图案384和虚设隧道绝缘图案394。
110.沟道孔360中的电荷储存结构402、沟道412、第一填充图案442和第一封盖图案452一起可以形成存储器沟道结构462，并且虚设电荷储存结构404、第二封盖图案454和虚设沟道孔365中的第二填充图案444一起可以形成虚设存储器沟道结构464。虚设存储器沟道结构464既不能作为用于存储数据沟道的存储单元，也不能作为电荷载流子可以在其中移动的沟道，但可以帮助防止模具倾斜或掉落，并且可以被称为支撑结构464。
111.在一个实施方式中，存储器沟道结构462和支撑结构464中的每一个都可以具有在
第一方向d1上延伸(例如，纵向)的柱体形状。在一个实施方式中，可以在基板100的第一区域i上在第二方向d2和第三方向d3中的每一个方向上间隔开地形成多个存储器沟道结构462，并且可以在基板100的第二区域ii上在第二方向d2和第三方向d3中的每一个方向上间隔地形成多个支撑结构464。
112.参照图21，第四绝缘夹层350以及一部分的绝缘层310和第四牺牲层320可以被部分蚀刻以形成在第二方向d2上延伸的第二开口，并且第二分割图案470可以形成在第二开口中。
113.在一个实施方式中，第二分割图案470可以延伸穿过存储器沟道结构462中的一部分存储器沟道结构的上部。在一个实施方式中，第二分割图案470还可以延伸穿过第四绝缘夹层350、第四牺牲层320中的位于上两层的牺牲层和绝缘层310中的位于上两层的绝缘层，并且可以进一步延伸穿过绝缘层310中的从上面数的第三层的绝缘层。第二分割图案470可以在基板100的第一区域i和第二区域ii上沿第二方向d2延伸(例如，纵向)，并且可以延伸穿过模具的上两个台阶层。在一个实施方式中，模具的位于两个上层处的第四牺牲层320可以在第三方向d3上被第二分割图案470分割。
114.参照图22和图23，可以在第四绝缘夹层350、存储器沟道结构462、支撑结构464和第二分割图案470上形成包括氧化物(例如氧化硅)的第五绝缘夹层480，并且可以通过蚀刻工艺穿过第三绝缘夹层至第五绝缘夹层340、350和480及模具来形成第三开口490和第四开口495。
115.在一个实施方式中，第三开口490可以在基板100的第一区域i和第二区域ii上沿第二方向d2延伸，并且可以延伸到具有阶梯形状的模具的在第二方向d2上的相对端(例如，可以在第二方向d2上完全延伸穿过器件)。在一个实施方式中，多个第三开口490可以在第三方向d3上彼此间隔开。在一个实施方式中，模具可以在第三方向d3上被第三开口490分成多个部分。随着第三开口490的形成，模具的绝缘层310和第四牺牲层320可以分别被分成第一绝缘图案315和第四牺牲图案325。
116.在一个实施方式中，第四开口495可以在基板100的第一区域i上沿第二方向d2连续延伸，并且多个第四开口495可以在基板100的第二区域ii上沿第二方向d2彼此间隔开。沿第二方向d2布置的第四开口495可以形成在第三开口490中的第三方向d3上的相邻第三开口之间。在一个实施方式中，第四开口495可以在第二方向d2上彼此间隔开，其中第四开口495可以不同于在第二方向d2上连续延伸到模具在第二方向d2上的相对端的第三开口490，因此，该模具在第三方向d3上可能不会被第四开口495完全分开。在一个实施方式中，模具的位于在第二方向d2上相邻的第四开口495之间的部分可以在第一方向d1上至少部分地与第一分割图案330交叠。
117.每个第四开口495可以在基板100的第一区域i上沿第二方向d2连续延伸，并且可以在基板100的第二区域ii上连续延伸到模具的位于上两层的台阶层的在第二方向d2上的端部。因此，模具的位于上两层处的第四牺牲图案325可以被第四开口495和第二分割图案470分割，第二分割图案470位于第四开口495的在第三方向d3上的相对侧。
118.在一个实施方式中，模具可以被分割成在第三方向d3上彼此间隔开的多个部分，其中每个部分可以通过用于形成第三开口490和第四开口495的蚀刻工艺在第二方向d2上延伸，并且由于支撑结构464和存储器沟道结构462延伸穿过模具，该模具不会倾斜或倒下。
119.在一个实施方式中，可以执行蚀刻工艺直到第三开口490和第四开口4495暴露第一支撑层300的上表面，并进一步延伸穿过第一支撑层300的上部。
120.在一个实施方式中，可以通过反应离子蚀刻(rie)工艺形成第三开口490和第四开口495。如果沟道层410保留在虚设沟道孔365中，则由于堆叠在沟道层410的多晶硅中的离子，第三开口490和第四开口495可以向虚设沟道孔365弯曲。
121.在一个实施方式中，可以通过参照图16所示的工艺几乎完全去除虚设沟道孔365中的沟道层410，并且可以沿着第二方向d2以直线的形式形成第三开口490和第四开口495，而不受包括多晶硅的沟道层410的影响。
122.第一间隔层可以形成在第三开口490和第四开口495的侧壁及第五绝缘夹层480的上表面上，并且可以被各向异性地蚀刻，使得第一间隔层的在第三开口490和第四开口495的底部上的部分可以被去除，以形成第一间隔物500。因此，可以部分地暴露第一支撑层300的上表面。
123.可以去除被暴露的第一支撑层300和其下方的第一牺牲层结构290的部分，以向下扩大第三开口490和第四开口495。因此，第三开口490和第四开口495中的每一个都可以暴露csp 240的上表面，并且可以进一步延伸穿过csp 240的上部。
124.在一个实施方式中，第一间隔物500可以包括例如未掺杂的多晶硅。当部分去除第一牺牲层结构290时，第一间隔物500可以覆盖第三开口490和第四开口495的侧壁，并且可以不去除包括在模具中的第一绝缘图案315和第四牺牲图案325。
125.参照图24，可以通过例如湿蚀刻工艺去除由第三开口490和第四开口495暴露的第一牺牲层结构290，以形成第一间隙295。
126.可以使用例如氢氟酸或磷酸来执行湿蚀刻工艺。在一个实施方式中，第三开口490和第四开口495可以延伸穿过支撑图案305而不是延伸穿过基板100的第二区域ii上的第一支撑层300和第一牺牲层结构290，并且可以不通过湿蚀刻工艺去除在基板100的第二区域ii上的第一牺牲层结构290。
127.由于形成第一间隙295，可以暴露第一支撑层300的下部和csp240的上表面。此外，电荷储存结构402的侧壁可以被第一间隙295部分暴露，且电荷储存结构402的暴露侧壁也可以被去除以暴露沟道412的外侧壁。因此，电荷储存结构402可以被分割为延伸穿过模具以覆盖沟道412的大部分外侧壁的上部和覆盖沟道412的在csp240上的下表面的下部。
128.参照图25，在去除第一间隔物500之后，可以在第三开口490和第四开口495的侧壁上且在第一间隙295中形成沟道连接层，并且可以去除第三开口490和第四开口495中的沟道连接层的一部分以在第一间隙295中形成沟道连接图案510。
129.由于形成沟道连接图案510，第三开口490和第四开口495的在第三方向d3上的相邻开口之间的沟道412可以彼此连接。
130.沟道连接图案510可以包括例如掺杂有n型杂质的多晶硅或未掺杂的多晶硅。
131.气隙515可以形成在沟道连接图案510中。
132.参照图26，第二牺牲层结构550和第三牺牲层结构555可以分别形成在第三开口490和第四开口495中。
133.第二牺牲层结构550和第三牺牲层结构555可以通过以下方式形成：在第三开口490和第四开口495的侧壁上以及csp240的暴露上表面上顺序形成蚀刻停止层和第二间隔
层；在第二间隔层上形成第五牺牲层以填充第三开口490和第四开口495；以及平坦化第五牺牲层、第二间隔层和蚀刻停止层直到暴露第五绝缘夹层480的上表面为止。
134.第二牺牲层结构550可以包括顺序堆叠的第一蚀刻停止图案520、第二间隔物530和第五牺牲图案540，第三牺牲层结构555可以包括顺序堆叠的第二蚀刻停止图案525、第三间隔物535和第六牺牲图案545。
135.蚀刻停止层可以包括相对于第四牺牲图案325具有蚀刻选择性的材料，例如，诸如氧化硅的氧化物。第二间隔层可以包括例如诸如氮化硅的氮化物，并且第五牺牲层可以包括例如多晶硅或氧化硅。
136.参照图27和图28，第二支撑层560可以形成在第五绝缘夹层480以及第二牺牲层结构550和第三牺牲层结构555上，并且可以被部分蚀刻以形成第五开口570和第六开口575。
137.在一个实施方式中，第五开口570可以在第一方向d1上与第二牺牲层结构550交叠。在一个实施方式中，如附图所示，第五开口570可以在基板100的第二区域ii上在第二方向d2上连续延伸，并且多个第五开口570可以在基板100的第一区域i上在第二方向d2上彼此间隔开。在一个实施方式中，即使在基板100的第二区域ii上，多个第五开口570也可以在第二方向d2上彼此间隔开。在一个实施方式中，第五开口570在第三方向d3上的宽度可以大于第二牺牲层结构550的宽度。
138.在一个实施方式中，第六开口575可以在第一方向d1上与第三牺牲层结构555交叠。因此，多个第六开口575可以在基板100的第二区域ii上在第二方向d2上彼此间隔开。此外，即使在基板100的第一区域i上，多个第六开口575也可以在同一个第三牺牲层结构555上沿第二方向d2彼此间隔开。在一个实施方式中，第六开口575在第三方向d3上的宽度可以大于第三牺牲层结构555的宽度。
139.在一个实施方式中，第五开口570和第六开口575可以在基板100的第一区域i上在第二方向d2上以锯齿形图案布置。第五开口570和第六开口575可以在第三方向d3上彼此部分交叠。
140.第二支撑层560可以包括氧化物，例如氧化硅。
141.参照图29，可以穿过第五开口570和第六开口575通过蚀刻工艺去除第二牺牲层结构550和第三牺牲层结构555，因此可以再次形成第三开口490和第四开口495。
142.如上所述，第五开口570和第六开口575可以不完全暴露而是分别部分地覆盖位于基板100的第一区域i上的第二牺牲层结构550和第三牺牲层结构555的上表面，因此，即使通过蚀刻工艺再次形成第三开口490和第四开口495，第二牺牲层结构550和第三牺牲层结构555的上表面可以至少部分地被第二支撑层560覆盖。因此，即使模具的上表面较高且在第二方向d2上的延伸长度较大，由于第二支撑层560至少部分地覆盖模具中的形成有第三开口490和第四开口495的部分，模具也不会在第三方向d3上倾斜或倒下。
143.多个第四开口495可以在基板100的第二区域ii上在第二方向d2上彼此间隔开使得模具的一部分保留在第四开口495之间，支撑结构464可以延伸穿过该模具，且因此，模具由于该模具的所述部分和支撑结构464而不会在第三方向d3上倾斜或倒下。
144.在一个实施方式中，可以通过湿蚀刻工艺去除第二牺牲层结构550和第三牺牲层结构555。
145.可以在包括硅和被第三开口490和第四开口495暴露的层结构上执行氧化工艺以
形成保护层580。在一个实施方式中，由于执行氧化工艺，保护层580可以形成在csp 240的被第三开口490和第四开口495暴露的上表面、沟道连接图案510的侧壁以及第一支撑层300的侧壁上。保护层580可以包括例如氧化硅。
146.参照图30和图31，被第三开口490和第四开口495暴露的第四牺牲图案325可以被去除以在第一绝缘图案315之间形成第二间隙590，并且第二间隙590可以部分地暴露电荷储存结构402的被包括在存储器沟道结构462中的外侧壁和虚没电荷储存结构404的被包括在支撑结构464中的外侧壁。
147.在一个实施方式中，可以通过使用例如磷酸(h3po4)或硫酸(h2so4)的湿蚀刻工艺去除第四牺牲图案325。
148.可以通过第三开口490和第四开口495执行湿蚀刻工艺，并且可以通过经由第三开口490和第四开口495以两路提供的蚀刻溶液完全去除第四牺牲图案325的在第三开口490和第四开口495之间的部分。在一个实施方式中，在基板100的第二区域ii上的第三开口490之间没有形成第四开口495的区域处，可以经由第三开口490仅以一路提供蚀刻溶液，因此第四牺牲图案325可能不会被完全去除而是部分保留，这可以被称为第三绝缘图案327。另外，第一绝缘图案315的在第一方向d1上与第三绝缘图案327交叠的部分可以被称为第二绝缘图案317。沿第一方向d1交替且重复堆叠的第二绝缘图案317和第三绝缘图案327可以形成绝缘图案结构600。
149.在一个实施方式中，绝缘图案结构600可以延伸穿过基板100的第二区域ii上的模具的一部分，并且可以具有矩形、椭圆形、圆形或在第二方向d2上具有凹入相对侧的矩形的形状。在一个实施方式中，绝缘图案结构600可以在每个模具中延伸穿过在第二方向d2上具有相对较大长度的第二台阶。
150.参照图32和图33，第二阻挡层610可以形成在电荷储存结构402的外侧壁、虚设电荷储存结构404的被第三开口490和第四开口495暴露的外侧壁、第二间隙590的内壁、第一绝缘图案315的表面、保护层580的上表面、第五绝缘夹层480的侧壁和上表面、以及第二支撑层560的侧壁和上表面上，并且栅电极层可以形成在第二阻挡层610上。
151.栅电极层可以包括顺序堆叠的栅极阻挡层和栅极导电层。栅电极层可以包括低电阻金属，且栅极阻挡层可以包括金属氮化物。第二阻挡层610可以包括金属氧化物，例如氧化铝、氧化铪、氧化锆等。
152.可以部分地去除栅电极层以在每个第二间隙590中形成栅电极。在一个实施方式中，可以通过湿蚀刻工艺部分去除栅电极层。因此，包括被顺序堆叠为台阶层的第四牺牲图案325和第一绝缘图案315的阶梯形状的模具中的第四牺牲图案325可以被栅电极和第二阻挡层610代替，第二阻挡层610覆盖栅电极的上表面和下表面。
153.在一个实施方式中，栅电极可以在第二方向d2上延伸，并且多个栅电极可以在第一方向d1上彼此间隔开以形成栅电极结构。栅电极可以以阶梯形状堆叠，其中，栅电极在第二方向d2上的延伸长度从最下层向最上层以递减方式减小。每个栅电极的在第二方向d2上的端部可以被称为焊盘，该端部在第一方向d1上不与上栅电极(例如，每个台阶层的台阶)交叠。栅电极结构可以包括在第二方向d2上具有相对较短长度的第一焊盘和在第二方向d2上具有相对较大长度的第二焊盘。在一个实施方式中，可以包括合适数量的第一焊盘和第二焊盘。
154.在一个实施方式中，可以在第三方向d3上形成多个栅电极结构。在一个实施方式中，栅电极结构可以通过第三开口490在第三方向d3上彼此间隔开。如上所述，第四开口495可以不在第二方向d2上延伸到栅电极结构在第二方向d2上的相对端或不在栅电极结构在第二方向d2上的相对端之间延伸，但是多个第四开口495可以在第二方向d2上彼此间隔开，因此栅电极结构可能不会被第四开口495分割。在一个实施方式中，最下层的一个栅电极可以在第三方向d3上被第四开口495、第一分割图案330和绝缘图案结构600分割，并且栅电极的位于上两层的每个栅电极可以在第三方向d3上被第四开口495和第二分割图案470分割。
155.在一个实施方式中，栅电极结构可以包括沿第一方向d1顺序堆叠的第一栅电极至第三栅电极752、754和756。在一个实施方式中，第一栅电极752可以形成在最下层，并且可以用作地选择线(gsl)。第三栅电极756可以形成在最上层和从上数的第二层，并且可以用作串选择线(ssl)。第二栅电极754可以形成在第一栅电极752和第三栅电极756之间的多个层级处，并且可以分别用作字线。在一个实施方式中，形成第一栅电极至第三栅电极752、754和756的层级数可以变化。
156.在一个实施方式中，可以形成在第三方向d3上的相邻第三开口490之间并包括第一栅电极至第三栅电极752、754和756、电荷储存结构402和沟道412在内的存储块在每个层级可以包括两个gsl、一个字线和四个ssl。
157.参照图34至图36，填充第三开口490和第五开口570的第三分割图案620以及填充第四开口495和第六开口575的第四分割图案625可以形成在第二阻挡层610上，并且可以被平坦化直到暴露第二支撑层560的上表面为止。因此，第二阻挡层610可以转变为第二阻挡图案615。
158.第三分割图案620和第四分割图案625可以包括氧化物，例如，氧化硅。
159.参照图37和图38，第一上接触插塞至第三上接触插塞632、634和636可以在基板100的第二区域ii上穿过第二支撑层560、第三绝缘夹层至第五绝缘夹层340、350和480以及第一绝缘图案315形成。
160.第一接触插塞至第三上接触插塞632、634和636可以分别接触第一栅电极7至第三栅电极752、754和756的焊盘。在一个实施方式中，第一上接触插塞至第三上接触插塞632、634和636中的每一个可以形成在由栅电极结构的第一焊盘和第二焊盘中的每个焊盘内的支撑结构464围绕的区域中。例如，支撑结构464在平面图中可以位于矩形的顶点处，并且第一上接触插塞至第三上接触插塞632、634和636中的每一个可以形成在矩形的内部。
161.在一个实施方式中，第一上接触插塞至第三上接触插塞632、634和636可以具有如图37所示的布局，或者第一上接触插塞至第三上接触插塞632、634和636的数量和布局可以改变。
162.参照图39和图40，第六绝缘夹层640可以形成在第二支撑层560以及第一上接触插塞至第三上接触插塞632、634和636上，并且通孔660可以形成为穿过第三绝缘层夹层至第六绝缘层夹层340、350、480和640、第二支撑层560、绝缘图案结构600、第一支撑层300、第一牺牲层结构290、csp240和第二绝缘夹层170的在基板100的第二区域ii上的上部，以接触第八下布线222的上表面。
163.多个通孔660可以在形成绝缘图案结构600的区域中形成为彼此间隔开。在一个实施方式中，如附图所示，可以在每个区域中形成六个通孔660。
164.第四绝缘图案650可以形成在通孔660的侧壁上，并且可以电连接到第一支撑层300和csp 240。在一个实施方式中，通孔660可以延伸穿过绝缘图案结构600(例如，第二绝缘图案317和第三绝缘图案327)以与第一栅电极至第三栅电极752、754和756电绝缘，因此，如果在第一支撑层300和csp的侧壁上形成额外的绝缘图案，则可以不形成第四绝缘图案650。
165.第一上接触插塞至第三上接触插塞632、634和636以及通孔660可以包括例如金属、金属氮化物、金属硅化物等，并且第四绝缘图案650可以包括氧化物，例如，氧化硅。
166.还可以穿过第一支撑层300的未被栅电极结构覆盖的部分形成共源接触插塞。
167.参照图41至图44，可以在第六绝缘夹层640、第四绝缘图案650和通孔660上形成第七绝缘夹层670，并且可以形成第四上接触插塞至第八上接触插塞682、684、686、688和690。
168.第四上接触插塞至第六上接触插塞682、684和686可以延伸穿过第六绝缘夹层640和第七绝缘夹层670以分别接触第一上接触插塞至第三上接触插塞632、634和636的上表面，第七上接触插塞688可以延伸穿过第七绝缘夹层670以接触通孔660的上表面，并且第八上接触插塞690可以延伸穿过第二支撑层560和第五绝缘夹层至第七绝缘夹层480、640和670以接触第一封盖图案452的上表面。
169.第八绝缘夹层700可以形成在第七绝缘夹层670上，第四上接触插塞至第八上接触插塞682、684、686、688和690以及第一上布线至第五上布线712、714、716、718和729可以形成为穿过第八绝缘夹层700。
170.第一上布线至第五上布线712、714、716、718和729可以分别接触第四上部接触插塞至第八上部接触插塞682、684、686、688和690的上表面。
171.第七绝缘夹层670和第八绝缘夹层700可以包括例如氧化硅的氧化物，而第四上接触插塞至第八上接触插塞682、684、686、688和690以及第一上布线至第五上布线712、714、716、718和720可以包括例如金属、金属氮化物、金属硅化物或掺杂的多晶硅。
172.在一个实施方式中，第五上布线720可以在第三方向d3上延伸，并且可以形成多个第五上布线720。第五上布线可以用作位线。在一个实施方式中，可以在第五上布线720上进一步形成额外的上通孔和第六上布线，并且第六上布线可以作为位线。
173.基板100的第二区域ii上的第一上布线至第五上布线712、714、716、718和720的数量和布局可以改变。
174.通过上述工艺可以完成半导体器件的制作。
175.如上所述，在沟道孔360和虚设沟道孔365中形成电荷储存结构层400和沟道层410之后，可以去除虚设沟道孔365中的大部分沟道层410，因此，与沟道孔360中的存储器沟道结构462不同，虚设沟道孔365中的支撑结构464可以不包括含有多晶硅的沟道。
176.因此，当第三开口490和第四开口495通过例如rie工艺形成为将第四牺牲层320分割为沿第二方向d2延伸的第四牺牲图案325时，与第三开口490和第四开口495相邻的支撑结构464可以不包括多晶硅，因此可以减少或阻止第三开口490和第四开口495不沿第二方向d2直线延伸而是由于多晶硅中的堆叠离子向支撑结构464弯曲的现象。因此，可以减少或防止栅电极中的相邻栅电极之间可能发生的短路，该栅电极可以通过穿过第三开口490和第四开口495去除第四牺牲图案325以形成第二间隙590并将导电材料填充到第二间隙590来形成。
177.半导体器件可以具有以下结构特征。
178.参照图20、图39和图41至图44，半导体器件可以包括位于基板100上的下电路图案，该基板100包括第一区域i和至少部分地围绕第一区域i的第二区域ii；csp 240，位于下电路图案上；栅电极结构，包括在csp 240上在第一方向d1上彼此间隔开的栅电极752、754和756，每个栅电极可以在第二方向d2上延伸；存储器沟道结构462，在第一方向d1上延伸穿过基板100的第一区域i上的栅电极结构以连接到csp 230；支撑结构464，延伸穿过栅电极结构以连接到基板100的第二区ii上的csp 240；上接触插塞632、634和636，在第一方向d1上延伸以接触在第二方向d2上的端部，例如，基板100的第二区域ii上的栅电极752、754和756的焊盘。
179.在一个实施方式中，存储器沟道结构462可以包括沿第一方向d1延伸的沟道412、围绕沟道412的外侧壁的电荷储存结构402、填充由沟道412形成的内部空间的第一填充图案442，以及在沟道412和第一填充图案442上的第一封盖图案452。在一个实施方式中，支撑结构464可以包括在第一方向d1上延伸的第二填充图案444、接触第二填充图案444的外侧壁的虚设电荷储存结构404、以及在第二填充图案444上的第二封盖图案454。
180.在一个实施方式中，第二封盖图案454可以包括上部454a和在第一方向d1上从上部454a向下突出的下部454b。在一个实施方式中，第二封盖图案454的下部可以具有接触第二封盖图案454的上部454a的边缘下表面的环形的形状。
181.在一个实施方式中，第二封盖图案454的上部454a的下表面可以与第一封盖图案452的下表面基本共面。
182.在一个实施方式中，第一封盖图案452可以接触电荷储存结构402的上内侧壁，并且第二封盖图案454可以接触虚设电荷储存结构404的上内侧壁。
183.在一个实施方式中，电荷储存结构402可以包括从沟道412的外侧壁沿基本平行于基板100的上表面的水平方向顺序堆叠的隧道绝缘图案392、电荷储存图案382和第一阻挡图案372，并且虚设电荷储存结构404可以包括从第二填充图案444的外侧壁沿水平方向顺序堆叠的虚设隧道绝缘图案394、虚设电荷储存图案384和虚设阻挡图案374。
184.图45是根据示例实施例的对应于图39的半导体器件的平面图。
185.该半导体器件可以与参照图39和图41至图44所示的半导体器件基本相同或相似，除了还包括gidl栅电极、第二分割图案470的延伸长度、以及第四分割图案625和绝缘图案结构600的布局之外。
186.参照图45，栅电极结构还可以包括分别在第一栅电极752下方和在第三栅电极756上方的第四栅电极758，并且还可以在第四栅电极758的焊盘上形成第九上接触插塞637，并且第九上接触插塞637可以向其传送电信号。第四栅电极758可用于通过使用gidl现象擦除存储在存储器沟道结构462中的数据的擦除操作。
187.在一个实施方式中，第四栅电极758可以形成在第一栅电极752下方的两层处和在第三栅电极756上方的上两层处。
188.图45显示了在第三方向d3上布置的两个存储块，例如，通过第三分割图案620彼此分开的第一存储块和第二存储块。
189.在一个实施方式中，在第一存储块中，第四分割图案625中的一部分可以延伸穿过栅电极结构的第二焊盘，并且可以与第四分割图案625中的延伸穿过栅电极结构的第一焊
盘的第四分割图案间隔开。在第二存储块中，绝缘图案结构600和在第一方向d1上延伸穿过绝缘图案结构600的通孔660可以形成在栅电极结构的第二焊盘处。
190.在第一存储块中，两个分割图案列可以在第三分割图案620的相邻第三分割图案之间在第三方向d3上彼此间隔开，每个分割图案列可以包括在第二方向d2上彼此间隔开的多个第四分割图案625；并且还可以在两个第四分割图案列之间以及在第三分割图案620和第四分割图案列之间形成包括在第二方向d2上彼此间隔开的多个第五分割图案627的第五分割图案列。
191.第二分割图案470可以在基板100的第一区域i上沿第二方向d2延伸，并且也可以形成在基板100的第二区域ii的与基板100的第一区域i相邻的部分上，并且可以接触包括在第五分割图案列中的一个第五分割图案627，该第五分割图案627形成在与基板100的第一区域i相邻的区域处并且延伸穿过上四层的第三栅电极756和第四栅电极758。因此，上四层的第三栅电极756和第四栅电极758可以在第三方向d3上被第二分割图案470和第五分割图案627分割。
192.第一分割图案330可以在第一方向d1上与在第四分割图案625之间的区域交叠并延伸穿过第一栅电极752，该第四分割图案625在第二方向d2上彼此间隔开；同时第一分割图案330可以不延伸穿过第一栅电极752的在第一方向d1上与在第五分割图案627之间的区域交叠的部分，该第五分割图案627在第二方向d2上彼此间隔开。因此，第一栅电极752可能不会在第五分割图案627的位置处在第三方向d3上被分割。
193.结果，每个第一存储块可以在每一级包括三个gsl、一个字线和六个ssl，并且第二存储块可以在每一级具有相同数量的gsl、字线和ssl。
194.图46是根据示例实施例对应于图43的半导体器件的截面图。半导体器件可以与图39和图41至图44的半导体器件基本相同或相似，除了存储器沟道结构462、沟道连接图案510、第一支撑层300、支撑图案305和保护层580之外。
195.存储器沟道结构462还可以包括位于基板100上的第一半导体图案732，并且电荷储存结构402、沟道412、第一填充图案442和第一封盖图案452可以形成在第一半导体图案732上。
196.第一半导体图案732可以包括例如单晶硅或多晶硅。在一个实施方式中，第一半导体图案732的上表面可以形成在位于第一栅电极752和第二栅电极754之间的第一绝缘图案315的下表面和上表面之间的高度处。电荷储存结构402可以具有中央下表面开口的杯状形状，并且可以接触第一半导体图案732的边缘上表面。沟道412可以具有杯状形状，并且可以接触第一半导体图案732的中央上表面。因此，沟道412可以通过第一半导体图案732电连接到csp240。
197.支撑结构464还可以包括位于基板100上的第二半导体图案，并且可以在第二半导体图案上形成虚设电荷储存结构404、第二填充图案444和第二封盖图案454。
198.沟道连接图案510、第一支撑层300和支撑图案305可以不形成在csp 240和第一栅电极752之间，此外，可以不形成保护层580。在一个实施方式中，第一栅电极752和第二栅电极754之间的第一绝缘图案315中的一个可以分别具有比上层的第一绝缘图案315的厚度更大的厚度。
199.图47是根据示例实施例的对应于图43的半导体器件的截面图。除了存储器沟道结
构462的形状之外，半导体器件可以与图39和图41至图44的半导体器件基本相同或相似。
200.存储器沟道结构462可以包括顺序堆叠的下部和上部，并且下部和上部中的每一个可以具有从其底部向顶部逐渐增加的宽度。在一个实施方式中，存储器沟道结构462的上部的下表面的面积可以小于其下部的上表面的面积。
201.在一个实施方式中，如附图所示，存储器沟道结构462可以包括两个部分，例如，下部和上部。在一个实施方式中，存储器沟道结构462可以包括多于两个的部分。存储器沟道结构462的每个部分的宽度可以从其底部到顶部逐渐增加，并且上部的下表面的面积可以小于下部(位于上部的正下方)的上表面的面积。
202.此外，支撑结构464可以具有与存储器沟道结构462相似的形状。在一个实施方式中，支撑结构464可以包括顺序堆叠的多个部分，并且每个部分的宽度可以从其底部向顶部逐渐增加。因此，支撑结构464的所述部分之间的边界的宽度可以大于支撑结构464的其他部分的宽度，并且边界可以位于相对靠近第三开口490和第四开口495的位置处。在一个实施方式中，支撑结构464可以不包括含有多晶硅的沟道层410，因此，即使第三开口490和第四开口495通过rie工艺形成，支撑结构464也可以不使第三开口490和第四开口495弯曲。
203.图48是根据示例实施例并对应于图43的半导体器件的截面图。除了可以使上部结构翻转并且还可以形成接合结构之外，半导体器件可以与图39和图41至图44的半导体器件基本相同或相似。下电路图案可以对应于图4的外围电路布线4110，并且包括下电路图案的电路结构可以对应于图4的第一结构4100。
204.在一个实施方式中，第九绝缘夹层至第十二绝缘夹层800、820、840和860可以顺序堆叠在第八下布线222和第九下布线226以及第二绝缘夹层170上。另外，可以形成延伸穿过第九绝缘夹层800以接触第八下布线222的第一接合图案和延伸穿过第九绝缘夹层800以接触第九下布线226的第二接合图案810。此外，可以形成延伸穿过第十绝缘夹层820以接触第一接合图案的第三接合图案和延伸穿过第十绝缘夹层820以接触第二接合图案810的第四接合图案830。第一接合图案和第三接合图案以及第二接合图案810和第四接合图案830可以包括金属，例如铜、铝等，并且可以通过例如双镶嵌工艺形成。
205.可以形成延伸穿过第十一绝缘夹层840以接触第三接合图案的第七上布线和延伸穿过第十一绝缘夹层840以接触第四接合图案830的第八上布线850，并且可以形成延伸穿第十二绝缘夹层860以接触第七上布线的第一上通孔和延伸穿过第十二绝缘夹层860以接触第八上布线850的第二上通孔870。
206.第一上布线至第五上布线712、714、716、718和720中的至少一部分、以及第六上布线中的至少一部分可以通过第一接合图案和第三接合图案或第二接合图案810和第四接合图案830电连接到下电路图案。
207.通过总结和回顾，由于半导体器件中存储单元的堆叠数量的增加，用于形成存储单元的模具可能会倾斜或掉落，可以穿过模具形成虚设沟道以帮助防止模具倾斜。形成字线切口以便用栅电极替换在模具中包括的牺牲层并在栅电极的延伸方向上分割模具的蚀刻工艺可能受到虚设沟道的影响，从而不能很好地形成。
208.一个或多个实施例可以提供一种具有改进特性的半导体器件。
209.在根据示例实施例的制造半导体器件的方法中，可以大程度地去除虚设沟道孔中的包括多晶硅的沟道层，使得用于替换包括在模具中的牺牲层的每个开口不会受到包括多
晶硅的沟道层的影响。因此，每个开口可以不弯曲而是可以形成在一条直线上。因此，可以防止栅电极之间的短路，并且栅电极可以具有增强的电特性。
210.本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本技术的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。