一种新型结构的IGBT芯片及制备方法与流程

一种新型结构的igbt芯片及制备方法
技术领域
1.本发明涉及大功率igbt技术领域，特别是涉及一种新型结构的igbt芯片及制备方法。


背景技术：

2.绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)兼具功率mosfet(metal-oxide-semiconductor field-effect transistor，金属-氧化物半导体场效应晶体管)易于驱动、控制简单、开关频率高和功率双极型晶体管(bipolar junction transistor，bjt)低饱和压降、大电流运输能力及低损耗的优点，在技术和功效上的优势显著。太阳能和风能等可再生能源领域的增长导致了对大功率igbt的需求，风力涡轮机中使用的电机是变速型的，为了提高效率，需要使用大功率igbt。在电动汽车(electricvehicle，ev)和混合动力汽车(hybrid electric vehicle，hev)中的应用包括其在动力传动系和充电器中的应用，igbt用于向电机输送和控制功率。
3.目前最有前途的mos门控功率器件是iegt(injection enhanced gate transistor，注入增强型igbt)，由于采用了高电位技术实现了较低的集电极-发射极饱和电压vce(sat)，并且可以通过与二极管类似的n漂移层中的载流子分布来获得优异的性能。一般来说，iegt有一个浮动的p区(称为p浮动区)来实现像二极管那样的载流子分布。
4.现有的iegt仍存在着一些严重的问题，例如由于存在大面积p浮动区的横向电流，导致n 发射极区下方的电流密度增加而使闩锁能力降低，短路能力下降；或由于大面积的p浮动区，导致击穿能力下降，击穿电压降低。


技术实现要素：

5.本发明的目的是提供一种新型结构的igbt芯片及制备方法，以在保证击穿电压稳定的情况下提高igbt的短路能力。
6.为实现上述目的，本发明提供了如下方案：
7.一种新型结构的igbt芯片，包括：多个元胞结构；单个所述元胞结构从上到下依次包括芯片表面区域、芯片内部区域以及芯片背面区域；其中所述芯片表面区域包括发射极区域和氧化层；所述芯片内部区域包括多晶硅层、栅极氧化层、n 发射区、p 区域、p基区、p浮动区、n-漂移区以及n-缓冲区；所述芯片背面区域包括p 集电极以及背面金属电极；单个所述元胞结构为轴对称结构；
8.所述芯片内部区域内刻蚀有相互平行的第一沟槽和第二沟槽；所述第一沟槽内设置有所述多晶硅层和所述栅极氧化层；所述第一沟槽与单个所述元胞结构的左侧边缘之间设置有所述n 发射区、所述p 区域以及所述p基区；所述n 发射区和所述p 区域均位于所述p基区上方；所述n 发射区位于所述p 区域与所述第一沟槽之间；所述第一沟槽与所述第二沟槽之间为所述p浮动区；所述第一沟槽从所述芯片内部区域的上表面延伸至所述n-漂移区；所述n-漂移区、所述n-缓冲区、所述p 集电极以及所述背面金属电极从上到下依次层叠
设置；
9.所述氧化层的左边缘与单个所述元胞结构的左侧边缘之间刻蚀有分流通道；所述氧化层的中央区域刻蚀有多个等间距设置的分流孔；所述发射极区域覆盖所述氧化层。
10.可选地，所述p基区的宽度范围为2um-10um；所述p浮动区的宽度范围为8um-40um。
11.可选地，所述分流孔的宽度范围为2um-8um。
12.可选地，相邻两个所述分流孔在平行于沟槽方向上的间距范围为400um-750um。
13.可选地，所述n-漂移区的掺杂浓度范围为1e13～3e14，厚度范围为4～180um。
14.可选地，所述n-缓冲区的掺杂浓度范围为1e14～1e17，厚度范围为5um～45um。
15.可选地，所述背面金属电极包括多层背面金属层；所述多层背面金属层包括al层、ti层、ni层以及ag层。
16.一种新型结构的igbt芯片的制备方法，所述制备方法包括：
17.准备硅材料衬底；
18.对所述硅材料衬底进行光刻，刻蚀形成具有沟槽结构的有源区；所述沟槽结构包括相互平行的第一沟槽和第二沟槽；
19.在所述有源区沟槽结构内氧化形成栅极氧化层，并淀积多晶硅形成多晶硅层；
20.对所述硅材料衬底进行元胞区光刻，干法刻蚀，形成多个元胞区；
21.在单个所述元胞区内进行硼离子注入并推结，形成p基区和p浮动区；所述p基区位于单个所述元胞区的左侧边缘与所述第一沟槽之间；所述p浮动区位于所述第一沟槽与所述第二沟槽之间；
22.在单个所述元胞区内进行砷离子注入，退火激活，形成n 发射区；所述n 发射区位于所述p基区上方；
23.在单个所述元胞区内进行bpsg淀积，形成表面氧化层；所述表面氧化层位于所述p基区和所述p浮动区上方；
24.在所述表面氧化层上进行孔分流区光刻刻蚀，在所述p基区上方刻蚀出分流通道，在所述p浮动区上方刻蚀出多个分流孔，形成所述氧化层；所述分流通道位于所述氧化层的左边缘与单个所述元胞区的左侧边缘之间；所述多个分流孔等间距设置在所述氧化层的中央区域；
25.在所述p基区上方进行pp 区注入，形成p 区域；所述n 发射区位于所述p 区域与所述第一沟槽之间；
26.对单个所述元胞区进行正面金属淀积，金属光刻刻蚀，形成发射极区域；所述发射极区域覆盖所述氧化层；所述发射极区域和所述氧化层构成单个元胞结构的芯片表面区域；
27.对所述硅材料衬底进行背面减薄，形成n-漂移区；
28.减薄后进行去应力清洗，清洗后进行n-缓冲区的注入，形成n-缓冲区；所述多晶硅层、所述栅极氧化层、所述n 发射区、所述p 区域、所述p基区、所述p浮动区、所述n-漂移区以及所述n-缓冲区构成单个所述元胞结构的芯片内部区域；
29.在所述n-缓冲区下方进行硼注入并激活，形成p 集电极；
30.按常规igbt背金工艺在所述p 集电极下方生长背面金属电极，形成背面金属电极；所述p 集电极和所述背面金属电极构成单个所述元胞结构的芯片背面区域；单个所述
元胞结构为轴对称结构。
31.可选地，所述分流孔的宽度范围为2um-8um。
32.可选地，相邻两个所述分流孔在平行于沟槽方向上的间距范围为400um-750um。
33.根据本发明提供的具体实施例，本发明公开了以下技术效果：
34.本发明提供了一种新型结构的igbt芯片及制备方法，所述新型结构的igbt芯片包括：多个元胞结构；单个所述元胞结构从上到下依次包括芯片表面区域、芯片内部区域以及芯片背面区域；其中所述芯片表面区域包括发射极区域和氧化层；所述芯片内部区域包括多晶硅层、栅极氧化层、n 发射区、p 区域、p基区、p浮动区、n-漂移区以及n-缓冲区；所述芯片背面区域包括p 集电极以及背面金属电极；单个所述元胞结构为轴对称结构；所述芯片内部区域内刻蚀有相互平行的第一沟槽和第二沟槽；所述第一沟槽内设置有所述多晶硅层和所述栅极氧化层；所述第一沟槽与单个所述元胞结构的左侧边缘之间设置有所述n 发射区、所述p 区域以及所述p基区；所述n 发射区和所述p 区域均位于所述p基区上方；所述n 发射区位于所述p 区域与所述第一沟槽之间；所述第一沟槽与所述第二沟槽之间为所述p浮动区；所述第一沟槽从所述芯片内部区域的上表面延伸至所述n-漂移区；所述n-漂移区、所述n-缓冲区、所述p 集电极以及所述背面金属电极从上到下依次层叠设置；所述氧化层的左边缘与单个所述元胞结构的左侧边缘之间刻蚀有分流通道；所述氧化层的中央区域刻蚀有多个等间距设置的分流孔；所述发射极区域覆盖所述氧化层。本发明通过在氧化层的中央区域刻蚀有多个等间距设置的分流孔，在p浮动区上方提供了空穴通道，防止空穴载流子在p浮动区的聚集，使得igbt芯片的输入电容和米勒电容显著降低，在确保击穿电压不受影响的基础上增强了短路能力。
附图说明
35.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
36.图1为本发明实施例提供的新型结构的igbt芯片的整体结构示意图；
37.图2为本发明实施例提供的新型结构的igbt芯片的单个元胞结构的俯视图；
38.图3为本发明实施例提供的单个元胞结构沿图2所示的a-a’方向的横截面示意图；
39.图4为本发明实施例提供的单个元胞结构沿图2所示的b-b’方向的横截面示意图；
40.图5为本发明实施例提供的igbt芯片导通时空穴载流子在图3所示a-a’方向横截面中流通的原理图；
41.图6为本发明实施例提供的igbt芯片关断时空穴载流子在图3所示a-a’方向横截面中流通的原理图；
42.图7为本发明实施例提供的igbt芯片关断时空穴载流子在图4所示b-b’方向横截面中流通的原理图；
43.符号说明：
44.芯片内部区域10、n-漂移区11、n-缓冲区12、p基区21、p 区域22、n 发射区23、栅极氧化层24、多晶硅层25、p浮动区26、第一沟槽27、第二沟槽28、芯片背面区域30、p 集电极
31、背面金属电极32、芯片表面区域40、氧化层41、发射极区域42、分流通道43、分流孔44、反型层61。
具体实施方式
45.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
46.本发明的目的是提供一种新型结构的igbt芯片及制备方法，以在保证击穿电压稳定的情况下提高igbt的短路能力。
47.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
48.图1为本发明实施例提供的新型结构的igbt芯片的整体结构示意图；图2为本发明实施例提供的新型结构的igbt芯片的单个元胞结构的俯视图；图3为本发明实施例提供的单个元胞结构沿图2所示的a-a’方向的横截面示意图；图4为本发明实施例提供的单个元胞结构沿图2所示的b-b’方向的横截面示意图。其中a-a’方向为垂直于沟槽方向；b-b’方向为平行于沟槽方向。参见图1，所述新型结构的igbt芯片包括：多个元胞结构。图1中示出了由虚线隔开的两个元胞结构。参见图2至图4，单个所述元胞结构从上到下依次包括芯片表面区域40、芯片内部区域10以及芯片背面区域30。其中所述芯片表面区域40包括发射极区域42和氧化层41，发射极区域42为淀积金属铝或其他金属。所述芯片内部区域10由硅材料构成，包括多晶硅层25(由沟槽内多晶硅构成)、栅极氧化层(由沟槽内氧化硅构成)24、n 发射区23、p 区域22、p基区21、p浮动区(也称为dummy区域的p基区)26、n-漂移区(也称为n-drift区)11以及n-缓冲区(也称为缓冲层)12。所述芯片背面区域30包括p 集电极(也称为集电极层)31以及背面金属电极32。单个所述元胞结构为轴对称结构。
49.所述芯片内部区域10内刻蚀有相互平行的第一沟槽27和第二沟槽28；所述第一沟槽27内设置有所述多晶硅层25和所述栅极氧化层24。由于单个元胞结构为轴对称结构，因此第二沟槽28的结构与第一沟槽27的结构相同且对称设置。所述第一沟槽27与单个元胞结构的左侧边缘之间设置有所述n 发射区23、所述p 区域22以及所述p基区21；对称地，所述第二沟槽28与单个元胞结构的右侧边缘之间也设置有所述n 发射区23、所述p 区域22以及所述p基区21。所述n 发射区23和所述p 区域22均位于所述p基区21上方；以单个元胞结构左侧为例，所述n 发射区23位于所述p 区域22与所述第一沟槽27之间。所述第一沟槽27与所述第二沟槽28之间为所述p浮动区26。所述第一沟槽27从所述芯片内部区域10的上表面延伸至所述n-漂移区11。所述n-漂移区11、所述n-缓冲区12、所述p 集电极31以及所述背面金属电极32从上到下依次层叠设置。
50.参见图2至图4，在芯片表面区域40中，所述氧化层41的左边缘与单个元胞结构的左侧边缘之间刻蚀有分流通道43；对称地，所述氧化层41的右边缘与单个元胞结构的右侧边缘之间也刻蚀有分流通道43。所述氧化层41的中央区域刻蚀有多个等间距设置的分流孔44。所述发射极区域42覆盖所述氧化层41。
51.在实际应用中，所述p基区21的宽度范围为2um-10um；所述p浮动区26的宽度范围
为8um-40um。
52.在实际应用中，有大面积p浮动区的igbt，因为浮动p区内和下方的空穴浓度较高，并且有较高的空穴载流子流入相邻的n发射区。高空穴电流流过n 发射极区下方的p-和p 区，n 发射极区下p-区的电阻产生电压降，使n 和p-区之间的结向前偏移。当正向偏压足以促进电子从n 发射区注入时，寄生晶闸管被触发，导致锁存。一旦发生闩锁，就会发生故障。因此，本发明在p浮动区26开出一定长度的分流孔44，作为空穴载流子的释放通道。该分流孔44长度越大，释放的载流子的越多，但会影响击穿电压的性能，所以在孔之间要选择合适的距离，以保证在击穿电压不受影响的情况下，减少关断损耗和提高短路能力。另外，在感性负载切换过程中，在同时施加高压和大电流的情况下，过渡区的尺寸及开孔设计也是非常重要的。因此，本发明在p浮动区26的硅表面开孔，孔的位置在duumy区域的中央位置，设置所述分流孔44的宽度范围为2um-8um，相邻两个所述分流孔44在平行于沟槽(包括第一沟槽27和第二沟槽28)方向上的间距范围为400um-750um。
53.n-drift区11即芯片的衬底，其材质为硅或相应其他材料。所述n-漂移区11和所述集电极层31之间设有一缓冲层12。所述缓冲层12为对衬底11进行p元素或其他质子元素的注入而形成的n 型的缓冲层。此外，所述集电极层31表面设有多层背面金属层32，例如依次为al层、ti层、ni层以及ag层。在实际应用中，所述n-漂移区11的掺杂浓度范围为1e13～3e14，厚度范围为4～180um。所述n-缓冲区12的掺杂浓度范围为1e14～1e17，厚度范围为5um～45um。所述背面金属电极32包括多层背面金属层；所述多层背面金属层包括al层、ti层、ni层以及ag层。
54.图5为本发明实施例提供的igbt芯片导通时空穴载流子在图3所示a-a’方向横截面中流通的原理图；图6为本发明实施例提供的igbt芯片关断时空穴载流子在图3所示a-a’方向横截面中流通的原理图；图7为本发明实施例提供的igbt芯片关断时空穴载流子在图4所示b-b’方向横截面中流通的原理图。图中ie表示电子电流，ih表示空穴电流。参见图5至图7，p浮动区26布置在两个有源沟槽门极27和28之间，在浮动区26上方开有作为孔流通通道的分流孔44。在器件关断期间，p浮动区26上的分流孔44将提供空穴通道，可以较快释放空穴载流子，防止空穴载流子在p浮动区26的聚集，实现较低浓度的存在。由于p浮动区26的宽度相对较大，因此在p浮动区26设计的孔流通通道，孔与孔之间的距离相对较长，在本发明中，孔与孔之间的距离在400um～750um。
55.本发明在传统igbt器件的p浮动区设计分流孔44作为孔流通通道，控制孔与孔之间的距离以及孔与边缘过渡区之间的距离，这项技术的应用使得器件的输入电容和米勒电容显著降低，p浮动区下方的空穴载流子集聚减少。与传统的p浮动区相比，本发明宽度较长的p浮动区减少了有源面积的占比，在减少输入电容和米勒电容方面具有极大的优势；通过在浮动区26上方刻蚀出作为孔流通通道的分流孔44，并且限定p浮动区中孔流通通道之间的距离(即相邻两个分流孔44之间的距离)，使得孔流通通道的面积减小，在确保击穿电压不受影响的基础上增强了短路能力。
56.本发明还提供一种新型结构的igbt芯片的制备方法，所述制备方法包括：
57.(1)进行igbt正面工艺：
58.准备硅材料衬底；
59.对所述硅材料衬底进行光刻，刻蚀形成具有沟槽结构的有源区；所述沟槽结构包
括相互平行的第一沟槽27和第二沟槽28；
60.在所述有源区沟槽结构内氧化形成栅极氧化层24，并淀积多晶硅形成多晶硅层25；
61.对所述硅材料衬底进行元胞区光刻，干法刻蚀，形成多个元胞区；
62.在单个所述元胞区内进行硼离子注入并推结，形成p基区21和p浮动区26；所述p基区21分别位于单个所述元胞区的左侧边缘与所述第一沟槽27之间、单个所述元胞区的右侧边缘与所述第二沟槽28之间；所述p浮动区26位于所述第一沟槽27与所述第二沟槽28之间；
63.在单个所述元胞区内进行砷离子注入，退火激活，形成n 发射区23；所述n 发射区23位于所述p基区21上方；
64.在单个所述元胞区内进行bpsg(boro-phospho-silicate glass，硼磷硅玻璃)淀积，形成表面氧化层；所述表面氧化层位于所述p基区21和所述p浮动区26上方；
65.在所述表面氧化层上进行孔分流区光刻刻蚀，在所述p基区21上方刻蚀出分流通道43，在所述p浮动区26上方刻蚀出多个分流孔44，其余部分形成所述氧化层41；所述分流通道43分别位于所述氧化层41的左边缘与单个所述元胞区的左侧边缘之间、所述氧化层41的右边缘与单个所述元胞区的右侧边缘之间；所述多个分流孔44等间距设置在所述氧化层41的中央区域；
66.在所述p基区21上方进行pp 区注入，形成p 区域22；以单个元胞区左侧为例，所述n 发射区23位于所述p 区域22与所述第一沟槽27之间；
67.对单个所述元胞区进行正面金属淀积，金属光刻刻蚀，形成发射极区域42；所述发射极区域42覆盖所述氧化层41；所述发射极区域42和所述氧化层41构成单个元胞结构的芯片表面区域40；
68.(2)背面减薄工艺：
69.对所述硅材料衬底进行背面减薄，形成n-漂移区11；
70.减薄后进行去应力清洗，清洗后进行n-缓冲区的注入，形成n-缓冲区12；所述多晶硅层25、所述栅极氧化层24、所述n 发射区23、所述p 区域22、所述p基区21、所述p浮动区26、所述n-漂移区11以及所述n-缓冲区12构成单个所述元胞结构的芯片内部区域10；
71.(3)集电极注入工艺：
72.在所述n-缓冲区12下方进行硼注入并激活，形成p 集电极31；
73.(4)背金工艺：
74.按常规igbt背金工艺在所述p 集电极31下方生长背面金属电极，形成背面金属电极32；所述p 集电极31和所述背面金属电极32构成单个所述元胞结构的芯片背面区域30；单个所述元胞结构为轴对称结构。
75.所述分流孔44的宽度范围为2um-8um。相邻两个所述分流孔44在平行于沟槽方向上的间距范围为400um-750um。
76.采用本发明制备方法制备的一种新型结构的igbt芯片，能够在保证击穿电压稳定的情况下提高igbt的短路能力。
77.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
78.本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说
明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。