带内部馈送指的高功率晶体管的制作方法

带内部馈送指的高功率晶体管
1.相关申请的交叉引用
2.本技术要求于2019年4月24日提交的美国专利申请序列号16/393,280的优先权，该美国专利申请的全部内容通过引用并入本文。
技术领域
3.本文描述的发明构思涉及微电子装置，并且更具体地涉及具有基于单位单元的结构的高功率、高频晶体管。


背景技术：

4.需要高功率处理能力同时在诸如无线电频率(500mhz)、s波段(3ghz)和x波段(10ghz)等高频下工作的电路近年来变得更加普遍。由于高功率、高频电路的增加，对能够在无线电和微波频率下可靠工作且同时仍能够处理较高功率负载的晶体管的需求也相应增加。
5.为了提供增加的输出功率，已经开发了具有更大栅极外围的晶体管。用于增加晶体管的有效栅极外围的一种技术是提供以单位单元配置并联连接的多个晶体管单元。例如，高功率晶体管可以包括在相应细长源极接触件和漏极接触件之间平行延伸的多个栅极指，如图1中所示。
6.特别地，图1示出了包括半导体衬底20上的栅极焊盘12和漏极焊盘32的常规半导体晶体管装置10的金属布局。图1是装置的平面图(即，从上方向下看装置)。如图1中所示，在常规半导体晶体管装置10中，栅极焊盘12通过栅极总线14连接到多个平行的栅极指16，这些栅极指16沿着第一方向(例如，图1中指示的y方向)彼此间隔开并且在与第一方向相交的第二方向(例如，图1中指示的x方向)上延伸。漏极焊盘32经由漏极总线34连接到多个漏极接触件36。此外，源极接触件26也可以位于半导体晶体管装置10上。每个栅极指16在一对相邻的源极接触件和漏极接触件26、36之间沿着x方向延伸。半导体晶体管装置10的单位单元在方框40处示出，并且包括在相邻的源极接触件和漏极接触件26、36之间延伸的栅极指16。“栅极长度”是指y方向上栅极金属化的距离，而“栅极宽度”是源极接触件和漏极接触件26、36在x方向上重叠的距离。也就是说，栅极指16的“宽度”是指与相邻的源极/漏极接触件26、36平行延伸的栅极指16的尺寸(沿着x方向的距离)。装置的栅极外围是指半导体晶体管装置10的每个栅极指16的栅极宽度之和。
7.除了添加单位单元之外，多单元晶体管装置的栅极外围可以通过使栅极指更宽(即，在x方向上更长)来增加。然而，随着装置的栅极指变宽，装置的高频性能可能受到不利影响。此外，使栅极指变宽通常意味着栅极指必须处理增加的电流水平，这可能导致栅极指金属化的电迁移。


技术实现要素：

8.根据本发明的一些实施例，提供了晶体管装置，所述晶体管装置包括在半导体结
构上延伸的栅极指和漏极指、耦接到栅极指的栅极接合焊盘以及耦接到漏极指的漏极接合焊盘，其中栅极接合焊盘在栅极指上延伸和/或漏极接合焊盘在漏极指上延伸。
9.在一些实施例中，晶体管装置还包括布置在栅极接合焊盘和漏极接合焊盘之间的区域上的隔离材料。
10.在一些实施例中，隔离材料是导电隔离材料、磁隔离材料或有损电介质隔离材料。
11.在一些实施例中，隔离材料包括多个第三接合线。
12.在一些实施例中，晶体管装置还包括耦接到栅极接合焊盘的输入接合线和耦接到漏极接合焊盘的输出接合线，其中隔离材料物理地位于输入接合线和输出接合线之间。
13.在一些实施例中，栅极接合焊盘在漏极指和栅极指上延伸。
14.在一些实施例中，晶体管装置还包括耦接到栅极指的栅极互连件，其中栅极接合焊盘在栅极互连件的内部位置处耦接到栅极互连件。
15.在一些实施例中，栅极互连件的内部位置在栅极互连件的第一端和第二端之间的距离的三分之一和三分之二之间。
16.在一些实施例中，栅极互连件的内部位置在栅极互连件的第一端和第二端之间的中间点。
17.在一些实施例中，栅极接合焊盘通过多段导电通孔耦接到栅极互连件。
18.在一些实施例中，栅极指和漏极指在第一方向上延伸，并且栅极接合焊盘和漏极接合焊盘在与第一方向相交的第二方向上延伸。
19.在一些实施例中，晶体管装置还包括位于栅极接合焊盘和栅极指之间的场板。
20.根据本发明的进一步实施例，提供了晶体管装置，所述晶体管装置包括栅极指和漏极指、耦接到栅极指的栅极互连件、耦接到漏极指的漏极互连件、在栅极互连件的内部位置处耦接到栅极互连件的栅极接合焊盘以及在漏极互连件的内部位置处耦接到漏极互连件的漏极接合焊盘，其中栅极接合焊盘在栅极指上延伸和/或漏极接合焊盘在漏极指上延伸。
21.在一些实施例中，晶体管装置还包括耦接到栅极接合焊盘的输入接合线、耦接到漏极接合焊盘的输出接合线以及物理地位于输入接合线和输出接合线之间的隔离材料。
22.在一些实施例中，隔离材料是导电隔离材料、磁隔离材料或有损电介质隔离材料，隔离材料被配置为减少输入接合线和输出接合线之间的耦合。
23.在一些实施例中，隔离材料包括多个第三接合线。
24.在一些实施例中，栅极接合焊盘在漏极指和栅极指上延伸。
25.在一些实施例中，晶体管装置还包括位于栅极接合焊盘和栅极指之间的场板。
26.根据本发明的进一步实施例，提供了晶体管装置，所述晶体管装置包括在第一方向上延伸的栅极指和漏极指、在与第一方向相交的第二方向上延伸并且使输入接合线与其耦接的栅极接合焊盘、在第二方向上延伸并且使输出接合线与其耦接的漏极接合焊盘，其中栅极接合焊盘在栅极指上延伸和/或漏极接合焊盘在漏极指上延伸。
27.在一些实施例中，晶体管装置还包括在输入接合线和输出接合线之间的隔离材料。
28.在一些实施例中，隔离材料在输入接合线和输出接合线之间在第二方向上延伸。
29.在一些实施例中，晶体管装置还包括耦接到栅极指的栅极互连件，其中栅极接合
焊盘在栅极互连件的内部位置处耦接到栅极互连件。
附图说明
30.被包括以提供对本发明的进一步理解并且被并入且构成本技术的一部分的附图示出了本发明的某个(些)实施例。在附图中：
31.图1是常规多单元晶体管的金属布局的平面图。
32.图2a是示出利用栅极和漏极流道(runner)的多单元晶体管的实施例的平面图。图2b是沿着线a
‑
a'截取的图2a的截面。图2c是沿着线b
‑
b'截取的图2a的截面。
33.图3a是常规横向扩散金属氧化物半导体(ldmos)晶体管装置的单位单元的截面。图3b是利用底部源极端子的常规ldmos晶体管装置的单位单元的截面。图3c是常规高电子迁移率晶体管(hemt)单元的截面。
34.图4是示出栅极指的数量增加的晶体管装置的平面图。
35.图5a是示出栅极指的宽度增加的晶体管装置的平面图。图5b是沿着线a
‑
a'截取的图5a的截面。图5c是沿着线b
‑
b'截取的图5a的截面。
36.图6a是示出根据本发明的一些实施例的其中栅极指的宽度增加的晶体管装置的平面图。图6b是根据本发明的一些实施例的沿着线a
‑
a'截取的图6a的截面。图6c是根据本发明的一些实施例的沿着线b
‑
b'截取的图6a的截面。
37.图7和图8示出了沿着图6a的线a
‑
a'截取的本发明的附加实施例。
38.图9a是示出晶体管装置的平面图，其中在没有介于中间的互连件的情况下栅极指和漏极指在内部位置处被馈送。图9b是根据本发明的一些实施例的沿着线a
‑
a'截取的图9a的截面。图9c是根据本发明的一些实施例的沿着线b
‑
b'截取的图9a的截面。
39.图10是分别耦接到栅极歧道(manifold)和漏极歧道的栅极接合焊盘和漏极接合焊盘的平面图。
40.图11是示出根据本发明的一些实施例的其中利用多个栅极流道的晶体管装置的截面。
41.图12a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极指的宽度增加并且在栅极指上设置有栅极接合焊盘。图12b是根据本发明的一些实施例的沿着线c
‑
c'截取的图12a的截面。图12c是根据本发明的一些实施例的沿着线d
‑
d'截取的图12a的截面。
42.图12d和图12e分别示出了根据本发明的一些实施例的沿着线c
‑
c'和d
‑
d'截取的图12a的另一示例实施例的截面，其中栅极指被边缘馈送。图12f和图12g分别示出了根据本发明的一些实施例的沿着线c
‑
c'和d
‑
d'截取的图12a的另一示例实施例的截面，其中漏极指被边缘馈送。
43.图13a是根据本发明的封装晶体管装置的透视图，该封装晶体管装置利用隔离材料来减少输入接合线和输出接合线之间的耦合的影响。图13b是并入图13a的实施例中所示的隔离材料的、沿着线e
‑
e'截取的封装晶体管装置的示意性截面图。
44.图14a是示出根据本发明的进一步实施例的隔离材料的示意性截面图。图14b示出了根据本发明的进一步实施例的晶体管管芯在晶体管管芯的顶表面上具有接地焊盘的实施例。
45.图15a是示出根据本发明的一些实施例的并入隔离接合线的隔离材料的配置的截面图。图15b示出了根据本发明的进一步实施例的多个隔离接合线连接到一个或多个接地焊盘的实施例。
46.图16a是示出根据本发明的进一步实施例的并入隔离接合线的隔离材料的配置的截面图。图16b示出了根据本发明的进一步实施例的多个隔离接合线连接到一个或多个接地焊盘的实施例。
47.图17a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极指的宽度增加并且栅极接合焊盘用多段导电通孔设置在栅极指上。图17b是根据本发明的一些实施例的沿着线f
‑
f'截取的图17a的截面。图17c是根据本发明的一些实施例的沿着线g
‑
g'截取的图17a的截面。
48.图17d和图17e分别示出了根据本发明的一些实施例的沿着线f
‑
f'和g
‑
g'截取的并入多段导电栅极通孔的图17a的另一示例实施例的截面，其中栅极指被边缘馈送。图17f和17g分别示出了根据本发明的一些实施例的沿着线f
‑
f'和g
‑
g'截取的并入多段导电漏极通孔的图17a的另一示例实施例的截面，其中漏极指被边缘馈送。
49.图18a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极接合焊盘在栅极指和漏极指上延伸，且漏极接合焊盘不在栅极指和漏极指上延伸。图18b是根据本发明的一些实施例的沿着线h
‑
h'截取的图18a的截面。图18c是根据本发明的一些实施例的沿着线i
‑
i'截取的图18a的截面。
50.图19a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极接合焊盘用多段导电通孔设置在栅极指和漏极指上，且漏极接合焊盘不在栅极指和漏极指上延伸。图19b是根据本发明的一些实施例的沿着线j
‑
j'截取的图19a的截面。图19c是根据本发明的一些实施例的沿着线k
‑
k'截取的图19a的截面。
51.图20a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极接合焊盘1220不在栅极指和漏极指上延伸，且漏极接合焊盘在栅极指和漏极指上延伸。图20b是根据本发明的一些实施例的沿着线l
‑
l'截取的图20a的截面。图20c是根据本发明的一些实施例的沿着线m
‑
m'截取的图20a的截面。
52.图21a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极接合焊盘不在栅极指和漏极指上延伸，且漏极接合焊盘用多段导电通孔在栅极指和漏极指上延伸。图21b是根据本发明的一些实施例的沿着线n
‑
n'截取的图21a的截面。图21c是根据本发明的一些实施例的沿着线o
‑
o'截取的图21a的截面。
53.图22a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极接合焊盘和漏极接合焊盘两者被分段。图22b是根据本发明的一些实施例的沿着线p
‑
p'截取的图22a的截面。图22c是根据本发明的一些实施例的沿着线q
‑
q'截取的图22a的截面。
54.图23a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极接合焊盘和漏极接合焊盘两者被分段且利用多段导电通孔。图23b是根据本发明的一些实施例的沿着线r
‑
r'截取的图23a的截面。图23c是根据本发明的一些实施例的沿着线s
‑
s'截取的图23a的截面。
55.图24a
‑
图24d示出了根据本发明的一些实施例的晶体管装置实施例，该晶体管装置实施例在不使用互连件的情况下提供接合焊盘和栅极/漏极指之间的连接。
56.图25a是示出并入场板的根据本发明的一些实施例的晶体管装置的平面图。图25b是根据本发明的一些实施例的沿着线t
‑
t'截取的图25a的截面。图25c是根据本发明的一些实施例的沿着线u
‑
u'截取的图25a的截面。
具体实施方式
57.以下参考附图更全面地描述本发明构思的实施例，在附图中示出了本发明的实施例。然而，本发明构思可以以许多不同的形式体现并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将向本领域技术人员充分传达本发明构思的范围。相同的附图标记始终是指相同的元件。
58.本发明构思的实施例提供了具有大有效栅极宽度的多单元晶体管装置。通过在栅极互连件的内部位置处、诸如栅极互连件的中点处将栅极信号馈送到栅极指，可以减少和/或避免由于栅极信号在长栅极指的整个长度上传播而可能发生的大相位差。根据一些实施例，可以通过在栅极互连件上方添加栅极流道来容纳多单元晶体管装置的更大栅极宽度，其中导电通孔将栅极流道耦接到栅极互连件上的内部位置。栅极流道与栅极互连件的内部位置的连接可以用于将栅极指分成多个段。栅极信号因此可以从栅极互连件的内部位置行进到栅极互连件的端部，并且在所得传播的栅极信号中几乎没有相位差或没有相位差的情况下被提供给栅极指。
59.通过将栅极指有效地划分成段并且借助于栅极流道将栅极信号分布到每个栅极指段，与常规装置相比，可以增加晶体管的增益性能。
60.因此，在一些实施例中，提供了晶体管，所述晶体管包括半导体结构、在第一方向上在半导体结构上延伸的多个栅极指、在第一方向上在半导体结构上延伸的多个栅极互连件、在第一方向上在半导体结构上延伸的多个栅极流道以及在半导体结构上且连接到栅极流道的栅极歧道，每个栅极互连件具有第一端和第二端。每个栅极互连件通过多个第一导电通孔连接到相应的栅极指。栅极互连件通过远离栅极互连件的相应第一端和相应第二端的栅极互连件的内部位置处的相应第二导电通孔连接到相应栅极流道。半导体结构可以包括例如半导体或非半导体衬底，该衬底具有在其上生长的一个或多个半导体外延层。在一些实施例中可以去除衬底。
61.在一些实施例中，提供了晶体管，所述晶体管包括半导体结构、交替地布置在半导体结构上的多个源极区和多个漏极区、分别在多个源极区和多个漏极区中的相邻区之间在第一水平处延伸的多个栅极指、在半导体结构上方在比第一水平高的第二水平处在半导体结构上的多个栅极互连件、在半导体结构上方在比第二水平高的第三水平处在半导体结构上的多个栅极流道、以及在半导体结构上且连接到栅极流道的栅极歧道。每个栅极互连件通过多个第一导电通孔连接到相应栅极指。每个栅极流道通过第二导电通孔连接到相应栅极互连件，第二导电通孔在栅极互连件上与相邻源极区重叠的相应第一内部位置处连接到相应栅极互连件。
62.在一些实施例中，提供了晶体管，所述晶体管包括半导体结构、在半导体结构上延伸的多个栅极指、半导体结构上的多个栅极互连件、和半导体结构上的多个栅极流道，多个栅极互连件中的每个栅极互连件电耦接到栅极指中相应的栅极指，其中多个栅极互连件中的每个栅极互连件具有第一端和第二端。每个栅极通过导电通孔连接到至少一个栅极互连
件。经由导电通孔在至少一个栅极互连件的第一端处接收的电流与经由导电通孔在至少一个栅极互连件的第二端处接收的电流相比具有小于1度的相位差。
63.现在参考图2a
‑
图11更详细地描述本发明的实施例。
64.如在背景技术部分中所讨论的，增加晶体管的有效栅极外围的一种技术是提供并行连接的多个单位单元晶体管。这样的多个单位单元晶体管可以用在涉及高频和/或高功率的应用中。例如，基站可以在信号放大的最后阶段种使用rf功率放大器来生成覆盖单元所需的高输出功率。这些rf功率放大器以及类似应用中的重要元素是产生放大机制的单位单元晶体管。
65.图2a是示出利用栅极流道和漏极流道的多单元晶体管的实施例的平面图。图2b是沿着线a
‑
a'截取的图2a的截面。图2c是沿着线b
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b'截取的图2a的截面。
66.首先参考图2a，示出了包括多个晶体管单元200的晶体管装置100。晶体管单元200的有源区可以包括栅极指210、漏极指215和源极接触件205。在放大期间，电流在漏极指215和源极接触件205之间流动，且电流的量可以通过施加到栅极指210的电压信号来调制。
67.如图2b中所示，可以经由栅极指210将栅极信号提供给晶体管单元200。栅极指210可以电耦接到晶体管单元200的栅极区。类似地，如图2c中所示，可以经由漏极指215将漏极信号提供给晶体管单元200。
68.栅极指210、漏极指215和源极205可以形成在包含晶体管的实施例的半导体结构190上。更具体地，漏极指215、源极接触件205和栅极指210可以分别耦接到晶体管单元200的半导体实现的漏极区、源极区和栅极区(例如，沟道)。应当理解，图2a的漏极指215、源极接触件205和栅极指210可以连接到的、基于半导体的晶体管单元200的多个实施例是可能的。例如，漏极指215、源极接触件205和栅极指210可以耦接到ldmos和/或hemt晶体管实施例，然而本发明不限于此。
69.例如，作为沿着线c
‑
c'截取的图2a的截面的图3a示出了图2a的晶体管单元200的实现，其中晶体管单元是ldmos晶体管单元。ldmos场效应晶体管(fet)是具有形成在半导体结构190中的源极区105和漏极区115的3端子晶体管装置。半导体结构190包括半导体衬底121(例如，p型导电性)和半导体衬底121上的漂移层123(例如，具有n型导电性)。半导体衬底可以包括半导体和非半导体衬底，包括例如蓝宝石、金刚石、氮化铝、氮化铝镓、氮化镓、硅、碳化硅、gaas、lgo、zno、lao、inp等。ldmos晶体管单元200可以包括提供源极区105和漏极区115的掺杂阱区。ldmos晶体管单元200的源极区105、漏极区115和栅极区110可以耦接到用于ldmos晶体管单元200的操作的接触件。例如，栅极区110可以电耦接到图2a中所示的栅极指210。类似地，漏极区115可以电耦接到图2a中所示的漏极指215。
70.栅极区110通过绝缘体层129(例如，sio2)与导电沟道隔离。相对于源极区105对栅极区110施加正电压可以通过在源极区105和漏极区115之间形成反转层(例如，沟道)来使电流在漏极区115和源极区105之间流动。ldmos fet可以在“增强模式”下操作，“增强模式”意味着漏极
‑
源极电流可能不流动，直至所施加的正栅极电压增强跨p阱的沟道。
71.尽管图3a示出了接触件连接到ldmos晶体管单元200的源极区105的上表面的ldmos，但是应当理解，其它实施例也是可能的。例如，在一些实施例中，可以提供通孔或其它连接区以将源极区105连接到ldmos装置的底表面上的接触件。例如，图3b是利用底部源极接触件205的常规ldmos晶体管单元200的截面。如图3b中所示，横向扩散的低电阻p “宿
区(sinker)”127可以将源极区105连接到衬底121和源极接触件205。当图3b的ldmos装置结合诸如图2a中所示的并行晶体管配置使用时，在装置的顶表面上源极指和/或其它源极接触件可能不是必需的。在一些实施例中，可以提供与栅极指210和/或漏极指215类似的源极指。
72.作为沿着线c
‑
c'截取的图2a的截面的图3c示出了图2a的晶体管单元200的实现，其中晶体管单元200是hemt晶体管单元。如图3c中所示，hemt晶体管单元200可以包括半导体结构190，该半导体结构190包括衬底122，该衬底122可以例如包括4h
‑
sic或6h
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sic。尽管碳化硅可以用作衬底材料，但是本发明的实施例可以利用任何合适的衬底，诸如蓝宝石、金刚石、氮化铝、氮化铝镓、氮化镓、硅、gaas、lgo、zno、lao、inp等。在衬底122上形成有外延结构。外延结构可以包括形成在衬底122上的沟道层124和形成在沟道层124上的阻挡层126。沟道层124和阻挡层126可以包括基于iii族氮化物的材料，其中阻挡层126的材料具有比沟道层124的材料高的带隙。例如，沟道层124可以包括gan，而阻挡层126可以包括algan。虽然沟道层124和阻挡层126被示为单层结构，但是应当理解，沟道层124和/或阻挡层126中的任一个或两者都可以实现为多层结构。还应当理解，作为设置在衬底122上的外延结构的一部分也可以包括诸如缓冲层、应变平衡层、过渡层等的附加层。
73.由于阻挡层126和沟道层124之间的带隙差异以及阻挡层126和沟道层124之间的界面处的压电效应，在沟道层124和阻挡层126之间的结处在沟道层124中感应出二维电子气(2deg)。2deg充当高导电层，其允许分别在源极接触件段205和漏极指215下面的装置的源极区和漏极区之间的传导。源极接触件段205和漏极指215形成在阻挡层126上。栅极指210在漏极指215和源极接触件段205之间形成在阻挡层126上。
74.作为晶体管单元200的可能配置的示例包括图3a、图3b和图3c的ldmos和hemt装置。然而，应当理解，在不偏离本文描述的实施例的范围的情况下，其它晶体管单元配置可以与本发明一起使用。例如，可以使用栅极指和/或漏极指与其它晶体管单元组合的晶体管单元200的任何配置可以受益于本文描述的实施例。因此，本发明不限于hemt和ldmos晶体管单元。如本文所用的，术语“半导体结构”将用于指代图2a的栅极指210和漏极指215可以连接到的晶体管单元配置(诸如图3a、图3b和图3c中所示的ldmos和hemt示例)。
75.返回参考图2a、图2b和图2c，栅极指210可以通过多个第一导电栅极通孔228耦接到栅极流道225。在一些实施例中，栅极流道225可以在半导体衬底上方在比栅极指210高的水平处。栅极流道225可以进一步通过第二导电栅极通孔227连接到栅极焊盘221。栅极焊盘221可以进一步连接到栅极歧道220。栅极歧道220可以将栅极信号提供给多个晶体管单元200。
76.漏极指215可以通过多个第一导电漏极通孔238耦接到漏极流道235。在一些实施例中，漏极流道235可以在半导体结构190上方在比漏极指215高的水平处。漏极流道235可以进一步通过第二导电漏极通孔237连接到漏极焊盘231。漏极焊盘231可以进一步连接到漏极歧道240。漏极歧道240可以向多个晶体管单元200提供漏极信号。
77.对于提供给晶体管装置100的给定固定漏极偏置电压，输出电流的量影响晶体管装置100的输出功率。输出电流部分基于总栅极外围，总栅极外围即图2a
‑
图2b中所示的栅极指宽度(w)乘以栅极指210的数量。
78.可以使用更大的栅极外围来在晶体管装置100中产生更高的功率。该更高的功率
输出可以通过增加栅极指210的数量和/或通过增加栅极指210的宽度(例如，在x方向上扩展栅极指210)来实现。然而，每个解决方案有其限制。
79.例如，增加栅极指210的数量可能增加最终晶体管管芯物理宽度(例如，在图2a中的y方向上)。因此，物理晶体管封装和/或半导体处理装备可能对装置中可以包括的栅极指210的最大数量(或者，可替代地，装置可以在y方向上扩展的最大程度)施加约束。这可以参考图4看出，图4是具有大量栅极指210的晶体管装置100的平面图。如在图4中可以看出，物理晶体管封装405的尺寸可能受到其上放置晶体管装置100的基座410的尺寸的限制。物理晶体管封装405还可能受到封装引线、诸如栅极引线415和/或漏极引线420的尺寸的影响。
80.同样如图4中所示，在晶体管装置100中使用数量增加的栅极指210的另一个潜在缺点是沿着栅极歧道220的长度可能出现的非均匀信号相位分布。增加栅极指的数量可能对信号相位分布和装置性能的影响的大小可能取决于晶体管装置的设计。给定的晶体管装置100可以具有中央部分450和端部部分455。随着栅极歧道220的长度变得更长，在沿着栅极歧道220的长度(例如，在y方向上)传输的信号中、诸如在传输到栅极指210的栅极信号中可能出现相位差。在一些实施例中，可以主要在栅极歧道220的中央部分450处从栅极引线415接收栅极信号，以分布到栅极歧道220的端部部分455。由于传输长度的差异，在端部部分455处栅极信号的相位可能不同于在中央部分450处的相位。因此，在这些不同区域产生的漏极电流也可能在输出(例如，在漏极引线420处)不会同相相加，这导致总输出电流大小的劣化，且因此导致晶体管装置100的输出功率劣化。
81.除了增加晶体管装置100内的栅极指的数量之外，增加晶体管输出功率的另一种技术可以包括增加栅极指宽度(w)，连同对应增加源极接触件和漏极指的宽度。图5a是示出栅极指510、源极接触件505和漏极指515的宽度增加的晶体管装置500的实施例的平面图。图5b是沿着线a
‑
a'截取的图5a的截面。图5c是沿着线b
‑
b'截取的图5a的截面。
82.图5a
‑
图5c的晶体管装置500可以非常类似于图2a
‑
图2c的晶体管装置。然而，与晶体管装置100的对应栅极指210、源极接触件205和漏极指215的宽度相比，包括在晶体管装置500中的栅极指510、源极接触件505和漏极指515的宽度增加。例如，晶体管装置500的栅极指510的宽度可以是2w(例如，是晶体管装置100的栅极指210的栅极宽度的两倍)。具有增加宽度的栅极指510、源极接触件和漏极指515可以连接到半导体结构190以形成晶体管单元590。宽度增加的栅极指510可以包括栅极焊盘221和栅极流道525，其结构类似于本文参考图2b的栅极焊盘221和栅极流道225讨论的结构。宽度增加的漏极指515可以包括漏极焊盘231和漏极流道535，其结构类似于本文参考图2c的漏极焊盘231和漏极流道235讨论的结构。晶体管500的其它方面可以类似于以上参考图2a
‑
图2c讨论的晶体管装置100。此外，应理解，晶体管装置500可以包括半导体结构190，该半导体结构190可以以与以上参考图3a
‑
图3c讨论的晶体管装置100类似的方式被配置为例如hemt或其它类型的晶体管，诸如ldmos晶体管。
83.遗憾的是，增加栅极指510的宽度可能引入性能问题。第一个问题是栅极电阻增加。(参见，例如，p.h.aaen,j.a.pla,j.wood,“modeling and characterization of rf and microwave power fets,”cambridge university press,2007)。如果栅极指510的数量保持恒定且栅极指510的长度改变，则通过下式给出栅极指510的新配置的栅极电阻r
new
：
[0084][0085]
其中r
orig
和w
orig
分别是原始栅极指配置(例如，图2a的栅极指210)的栅极电阻和栅极指宽度，w
new
是新配置中的栅极指(例如，图5a的栅极指510)的宽度。从等式1可以看出，将栅极指宽度从w增加到2w使栅极电阻加倍。增加栅极电阻可能导致更低的晶体管增益，这是放大器的重要规格。例如，如果栅极指长度为w的晶体管产生输出功率p，则将栅极指510的宽度加倍至2w产生低于2p的输出功率。这种非线性缩放也在针对给定输出功率要求选择正确的晶体管管芯尺寸方面给功率放大器设计人员带来了挑战。增加的电阻也降低了放大器的效率。
[0086]
与具有大宽度的栅极指510和/或漏极指515相关联的另一个缺点是沿着指的长度(例如，从栅极指510的区域550至区域560和/或从漏极指515的区域555至区域565)在信号中出现的相位差的增加。该相位差可能由与沿着栅极指510和/或漏极指515的传输距离相关的各种分布效应引起。这些相位差可能降低在漏极歧道240处相加(组合)后的总输出电流大小。最终结果可能是晶体管装置500的输出功率低于根据增加的尺寸所预期的输出功率。由于输入功率相同，这也可能促成增益劣化现象。
[0087]
另外，异相电流组合可能影响时域输出电流波形形状，并且可能影响晶体管效率，这是功率放大器的另一个关键规格。(参见，例如，s.c.cripps,“rf power amplifiers for wireless communications,”artech house,2006)。非均匀相位现象也可能存在于图2a
‑
图2c的原始较短栅极指210中，但程度较小。
[0088]
为了当需要更高的输出功率时减轻这些问题，提出了一种解决方案，如图6a、图6b和图6c中所示。图6a是示出根据本发明的一些实施例的其中栅极指610的宽度增加的晶体管装置600的平面图。图6b是根据本发明的一些实施例的沿着线a
‑
a'截取的图6a的截面。图6c是根据本发明的一些实施例的沿着线b
‑
b'截取的图6a的截面。
[0089]
如图6a、图6b和图6c中所示，本发明的一些实施例可以提供重复布置在半导体结构690上的多个晶体管单元700。应当理解，晶体管单元700可以由诸如图3a
‑
图3c中所示的半导体结构690形成(例如，ldmos或hemt晶体管单元)。晶体管单元700可以被布置为晶体管装置600的部分以提供组合的输出信号。例如，多个晶体管单元700的相应栅极区、漏极区和源极区可以共同连接以提供并联耦接的多个晶体管。
[0090]
晶体管单元700可以在第一方向(例如，y方向)上重复地布置。相应晶体管单元700的栅极区、漏极区和源极区可以在与第一方向相交的第二方向(例如，x方向)上延伸。每个晶体管单元700的有源区可以包括半导体结构690的如下区域，其中相应的栅极区、漏极区和源极区在第一方向(例如，x方向)上重叠。在一些实施例中，相邻晶体管单元700的源极区可以是用作两个不同栅极区的源极区的共享源极区。类似地，在一些实施例中，相邻晶体管单元700的漏极区可以是用作两个不同栅极区的漏极区的共享漏极区。
[0091]
晶体管装置600还可以包括在第一方向(例如，y方向)上沿着半导体结构690上彼此间隔开的多个栅极指610。每个栅极指610可以在第二方向(例如，x方向)上具有宽度2w或超过常规晶体管装置的宽度的某个其它宽度。在一些实施例中，宽度2w可以是800微米。
[0092]
栅极指610可以部署在半导体结构690上以分别与多个晶体管单元700的栅极区
(例如，沟道)电接触。多个栅极指610可以将栅极信号提供至晶体管单元700中的相应晶体管单元。
[0093]
在一些实施例中，晶体管装置600还可以包括在第一方向(例如，y方向)上布置在半导体结构690上的多个漏极指615。多个漏极指615中的每一个可以在第二方向(例如，x方向)上具有宽度2w，但本发明不限于此。多个漏极指615可以部署在半导体结构690上以分别与多个晶体管单元700的漏极区电接触。漏极指615可以传导晶体管单元700中的相应晶体管单元的漏极信号。
[0094]
在一些实施例中，晶体管装置600还可以将晶体管单元700中的相应晶体管单元的每个源极区电连接到公共源极信号。在一些实施例中，针对源极区的电连接可以在半导体结构690的背侧(例如，半导体结构690的与栅极指610和漏极指615相对的一侧。在一些实施例中，多个源极指605也可以与栅极指610和漏极指615设置在半导体结构690的同一侧。多个源极指605可以具有类似于本文参考栅极指610和漏极指615所讨论的结构。
[0095]
每个栅极指610可以通过多个第一导电栅极通孔628耦接到栅极互连件625。在一些实施例中，栅极互连件625可以在半导体结构690上方(例如，在z方向上)在比栅极指610高的水平处。在一些实施例中，栅极互连件625在第一方向(例如，在y方向)上可以比栅极指610具有更大的尺寸。栅极互连件625可以通过第二导电栅极通孔627连接到栅极流道621。在一些实施例中，栅极流道621在第一方向(例如，在y方向)上可以比栅极互连件625具有更大的尺寸。在一些实施例中，栅极流道621可以包含金属或其它高导电材料，包括例如铜、金和/或复合金属。栅极流道621可以进一步连接到栅极歧道620。栅极歧道620可以向多个晶体管单元700提供栅极信号。
[0096]
在一些实施例中，将栅极流道621连接到相应栅极互连件625的每个第二导电栅极通孔627可以在栅极互连件625的内部位置629处连接到栅极互连件625。例如，栅极互连件625可以具有相对的第一端和第二端645、646。在一些实施例中，第二导电栅极通孔627可以在第一端645和第二端646之间的栅极互连件625的内部位置629处连接到栅极互连件625。在一些实施例中，内部位置629可以在栅极互连件625的第一端645和第二端646的中点(例如，之间的中间位置)。在一些实施例中，内部位置629可以在距栅极互连件625的中点为栅极互连件625的长度的百分之十以内的距离处。在一些实施例中，内部位置629可以在距栅极互连件625的中点为栅极互连件625的长度的百分之二十以内的距离处。在一些实施例中，内部位置629可以在栅极互连件625的第一端645和第二端646之间的距离的三分之一和三分之二之间的距离处。
[0097]
在一些实施例中，每个栅极指610可以由第一段610a和第二段610b组成。在一些实施例中，第一段610a和第二段610b可以共线地延伸。在一些实施例中，第一段610a和第二段610b可以布置在第二导电栅极通孔627的相对侧。例如，对于具有宽度2w的栅极指610，第一段610a和第二段610b均可以具有宽度w，但本发明不限于此。在一些实施例中，第一段610a和第二段610b可以通过间隙物理地分开，如图6b中所示。例如，可以在第一段610a和第二段610b之间部署有附加元件(例如，绝缘层)。然而，本发明不限于此，并且应当理解，在其它实施例中，栅极指610可以不分成分离的第一和第二段610a、610b。例如，图7示出了第一段610a和第二段610b整体连接的实施例。
[0098]
如上所述，在一些实施例中，第二导电栅极通孔627可以位于内部位置629处，内部
位置629位于栅极互连件625的中点处。然而，在一些实施例中，第二导电栅极通孔627可以位于从栅极互连件625的中点偏移的内部位置629处。在这样的实施例中，第一段610a可以具有与第二段610b不同的长度(或反之亦然)。例如，如图8中所示，第一段610a可以具有第一长度w，并且第二段610b可以具有不同于第一长度w的第二长度w'。
[0099]
每个漏极指615可以通过多个第一导电漏极通孔638耦接到相应的漏极互连件635。在一些实施例中，漏极互连件635可以在半导体结构690上方在比漏极指615高的水平处。在一些实施例中，漏极互连件635可以在半导体结构690上方在与栅极互连件625在相同的水平处。在一些实施例中，漏极互连件635可以在半导体结构690上方在与栅极互连件625在不同的水平处。在一些实施例中，漏极互连件635可以在第一方向(例如，在y方向)上具有比漏极指615大的尺寸。
[0100]
每个漏极互连件635可以通过相应的第二导电漏极通孔637连接到相应的漏极流道631。在一些实施例中，漏极流道631可以在半导体结构690上方在比漏极互连件635高的水平处。在一些实施例中，漏极流道631可以在半导体结构690上方在与栅极流道621相同的水平处。在一些实施例中，漏极流道631可以在半导体结构690上方在与栅极流道621不同的水平处。在一些实施例中，漏极流道631可以在第一方向(例如，在y方向)上具有比漏极互连件635大的尺寸。在一些实施例中，漏极流道631可以包含金属或其它高导电材料，包括例如铜、金和/或复合金属。漏极流道631可以连接到漏极歧道640。漏极歧道640可以向多个晶体管单元700提供漏极信号。
[0101]
与栅极流道621一样，在一些实施例中，将每个漏极流道631连接到相应漏极互连件635的第二导电漏极通孔637可以在漏极互连件635的内部位置639处连接到漏极互连件635。将漏极流道631连接到漏极互连件635的各种可能性类似于本文参考将栅极流道621连接到栅极互连件625所讨论的，并且为了简洁将不再重复其重复描述。
[0102]
本文描述的解决方案可以将每个栅极互连件625分成两个段，并且可以通过位于例如每个栅极互连件625的大致中心(例如，中央部分)处的第二导电栅极通孔627来提供从栅极流道621至相应栅极互连件625的馈送，这为栅极指610的第一段610a和第二段610b提供了对称的馈送。也可以为漏极侧(例如，针对漏极互连件635和漏极流道631)实施类似的配置。该方式保留了原始短栅极指长度和漏极指长度(例如，具有各个长度w的分离的段)，同时实现了期望的更高输出功率。在一些实施例中，使用与栅极互连件625相比可能更宽且具有更低电阻的栅极流道621可能不会显著增加栅极电阻，且可能有利地减小晶体管单元700的组合信号的相位差，而这可能降低晶体管装置600的输出功率。例如，在本发明的实施例中，当通过第二导电栅极通孔627将信号(例如，电流)传输到栅极互连件625时，在栅极互连件625的第一端645处接收的信号与在栅极互连件625的第二端646处接收的信号相比可以具有小于1度的相位差。在一些实施例中，相位差可以小于0.5度。
[0103]
本发明以并联配置而不是如在常规装置中使用的串联配置增加了晶体管装置的指长度。然而，本发明达到与常规装置基本相同或更大的总栅极外围。因此，本文描述的实施例产生了期望的更高输出功率，但保留了常规装置的原始较短的单个栅极指长度。
[0104]
使用这种技术，栅极指的栅极电阻(或漏极指的漏极电阻)以并联方式而不是串联方式增加，从而降低了总电阻并改善了高功率配置中的晶体管增益。
[0105]
该技术具有与给栅极指的数量加倍类似的效果，但是不会导致管芯尺寸物理上太
宽以致于不能容纳进封装中。其还减轻了与本文参考图4讨论的宽晶体管管芯相关联的相位变化问题。
[0106]
本文描述的该实施例还减少了参考图5a
‑
图5c描述的沿着增加的栅极指长度和漏极指长度(2w)的相位变化，返回到参考图2a
‑
图2c描述的较短栅极长度(w)的原始相位增量，但是增加(例如，加倍)了输出电流。
[0107]
尽管本文描述的实施例并入栅极互连件(参见，例如，图6b中的栅极互连件625和图6c中的漏极互连件635)，然而应理解，在一些实施例中，漏极/栅极流道可以在内部位置处直接连接到漏极/栅极指。图9a是示出在没有介于中间的互连件的情况下栅极指和漏极指在内部位置处被馈送的晶体管装置900的平面图。图9b是根据本发明的一些实施例的沿着线a
‑
a'截取的图9a的截面。图9c是根据本发明的一些实施例的沿着线b
‑
b'截取的图9a的截面。图9a
‑
图9c中与本文所述类似的元件标以类似附图标记，且可以省略其重复说明。
[0108]
如图9a
‑
图9c中所示，在没有介于中间的互连件结构的情况下在中间位置处栅极流道621可以连接到栅极指610和/或漏极流道631可以连接到漏极指615。例如，参考图9b，栅极流道621可以在栅极指610之上延伸以经由导电栅极通孔627连接到栅极指610的内部位置929。在一些实施例中，内部位置929可以在栅极指610的中点处。在一些实施例中，内部位置929可以在距栅极指610的中点为栅极指610的长度的百分之十以内的距离处。在一些实施例中，内部位置929可以在距栅极指610的中点为栅极指610的长度的百分之二十以内的距离处。在一些实施例中，内部位置929可以在栅极指610的相对端之间的距离的三分之一和三分之二之间的距离处。
[0109]
以类似的方式，如图9c中所示，漏极流道631可以在漏极指615之上延伸以经由导电通孔637连接到漏极指615的内部位置939。在一些实施例中，内部位置939可以在漏极指615的中点处。在一些实施例中，内部位置939可以在距漏极指615的中点为漏极指615的长度的百分之十以内的距离处。在一些实施例中，内部位置939可以在距漏极指615的中点为漏极指615的长度的百分之二十以内的距离处。在一些实施例中，内部位置939可以在漏极指615的相对端之间的距离的三分之一和三分之二之间的距离处。
[0110]
尽管图9a示出了漏极指615和栅极指610在没有相应互连件的情况下分别直接连接到漏极流道631和栅极流道621，然而应理解其它配置也是可能的。例如，在一些实施例中，栅极流道621可以通过栅极互连件625的内部位置629连接到栅极指610，例如如图6b中所示，而漏极流道631可以在没有漏极互连件的情况下在内部位置939处连接到漏极指615，例如如图9c中所示。在一些实施例中，漏极流道631可以通过漏极互连件635的内部位置639连接到漏极指615，例如如图6c中所示，而栅极流道621可以在没有栅极互连件的情况下在内部位置929处连接到栅极指610，例如如图9b中所示。
[0111]
使用互连件(例如，栅极互连件和/或漏极互连件)可以允许使用电阻比晶体管装置的固有指(例如，栅极指和/或漏极指)低的层。例如，在一些实施例中，互连件可以由金属层形成和/或可以具有比指大的尺寸。在一些实施例中，指可以由多晶硅制成。在一些技术中，用作互连件的附加金属层可能不可用。在一些实施例中，当附加的空间可用时，可以使用附加金属层。例如，如本文所讨论的，装置的源极区可以通过装置的背表面而不是顶表面来电连接。在这样的实施例中，到装置的栅极指的布线层可以在源极区的表面之上延伸，而不干扰到源极区的连接。
[0112]
图10是分别耦接到栅极歧道220和漏极歧道240的栅极接合焊盘和漏极接合焊盘的平面图。如图10中所示，栅极接合焊盘可以被配置为电耦接到栅极歧道220。栅极接合焊盘可以用作要连接到栅极歧道220的输入接合线1020的接合表面。可以提供输入接合线1020以将栅极信号输入到本文描述的晶体管单元。类似地，漏极接合焊盘可以被配置为电耦接到漏极歧道240。漏极接合焊盘可以用作要连接到漏极歧道240的输出接合线1040的接合表面。可以提供输出接合线1040以从本文描述的各种晶体管单元的漏极区输出信号。尽管示出为与栅极歧道220分离，但是在一些实施例中，栅极接合焊盘和栅极歧道220可以是单个元件。也就是说，在一些实施例中，输入接合线1020可以直接耦接到栅极歧道220。类似地，在一些实施例中，漏极接合焊盘和漏极歧道240可以是单个元件，使得输出接合线1040可以直接耦接到漏极接合焊盘。
[0113]
在图10中可以看出，利用本文描述的栅极/漏极流道和栅极/漏极互连件配置可以通过减少通过装置传播的信号的相移来改善现有装置的性能。在一些实施例中，图10中示出的改善的配置可以与现有管芯集成，同时最小化对制造过程的改动。
[0114]
图11是示出根据本发明的一些实施例的利用多个栅极流道的晶体管装置的截面。在一些实施例中，附加的导体层(例如，栅极流道)可以以分支形式来使用，如图11中所示。在一些实施例中，分支可以是对称的。导体层的数量可以扩展以允许有更多的分支，这使得能够使用更短的指且同时产生相同期望的栅极外围。例如，如图11中所示，栅极指1110可以被分离为多个栅极指段1110a、1110b、1110c等。如本文参考图6b和图7所讨论的，栅极指段1110a、1110b、1110c可以彼此分离或可以集成。
[0115]
栅极指1110可以进一步通过多个第一导电栅极通孔1128耦接到栅极互连件1125。在一些实施例中，栅极互连件1125可以在比栅极指1110高的水平处。在一些实施例中，栅极互连件1125可以在第一方向(例如，在y方向)上具有比栅极指1110大的尺寸。栅极指1110可以与图6a
‑
图6c的半导体结构690类似的方式连接到半导体结构1190。
[0116]
栅极互连件1125还可以通过多个第二导电栅极通孔1127_1连接到第一栅极流道1121_1。第一栅极流道1121_1可以在比栅极互连件1125高的水平处。在一些实施例中，栅极流道1121_1可以在第一方向(例如，在y方向)上具有比栅极互连件1125大的尺寸。在一些实施例中，栅极互连件1125可以是分段的。例如，栅极互连件1125可以分成多个(例如，4个)可以彼此物理隔离的段。栅极互连件1125的每个段可以通过放置在栅极互连件1125的段的内部位置处的多个第二导电栅极通孔1127_1之一连接到第一栅极流道1121_1。在一些实施例中，栅极互连件1125的段的内部位置可以是栅极互连件1125的段的中点。
[0117]
第一栅极流道1121_1还可以通过多个第三导电栅极通孔1127_2连接到第二栅极流道1121_2。第二栅极流道1121_2可以在比第一栅极流道1121_1高的水平处。在一些实施例中，第二栅极流道1121_2可以在第一方向(例如，在y方向)上具有比第一栅极流道1121_1大的尺寸。第二栅极流道1121_2还可以通过第四导电栅极通孔1127_3连接到第三栅极流道1121_3。第三栅极流道1121_3可以在比第二栅极流道1121_2高的水平处。在一些实施例中，第三栅极流道1121_3在第一方向(例如，在y方向)上可以具有比第二栅极流道1121_2大的尺寸。以这种方式，可以构建具有三层栅极流道1121_1、1121_2、1121_3的装置。
[0118]
在一些实施例中，每个栅极流道层可以通过位于其下方的相邻较低层的内部位置处的导电通孔连接到该相邻较低层。例如，第三栅极流道1121_3可以通过放置在第二栅极
流道1121_2的内部位置处的第四导电栅极通孔1127_3连接到第二栅极流道1121_2。在一些实施例中，内部位置可以是第二栅极流道1121_2的中点。在一些实施例中，内部位置可以在距栅极流道层的中点为栅极流道层的长度的百分之十以内的距离处。在一些实施例中，内部位置可以在距栅极流道层的中点为栅极流道层的长度的百分之二十以内的距离处。在一些实施例中，内部位置可以在栅极流道层的第一端和第二端之间的距离的三分之一和三分之二之间的距离处。
[0119]
如图11中所示，一些堆叠的栅极流道层可以是分段的。例如，第一栅极流道1121_1可以被分成可以彼此物理隔离的两个段。第一栅极流道1121_1的每个段可以通过放置在段的内部位置处的多个第三导电栅极通孔1127_2之一连接到第二栅极流道1121_2。在一些实施例中，第一栅极流道1121_1的段的内部位置是段的中点。在一些实施例中，第一栅极流道1121_1可以是单一层。此外，尽管图11示出了三个栅极流道1121_1、1121_2和1121_3，然而应理解可以提供更多或更少的栅极流道和/或层而不超出本发明的范围。
[0120]
如图10中所示，输入信号可以经由连接到栅极接合焊盘的输入接合线被提供给晶体管单元。类似地，可以经由连接到漏极接合焊盘的输出接合线从晶体管单元输出漏极信号。在一些实施例中，栅极接合焊盘和/或漏极接合焊盘可以设置在栅极指和/或漏极指上。
[0121]
图12a是示出根据本发明的一些实施例的晶体管装置1200的平面图，其中栅极指610的宽度增加并且栅极接合焊盘1220设置在栅极指610上。图12b是根据本发明的一些实施例的沿着线c
‑
c'截取的图12a的截面。图12c是根据本发明的一些实施例的沿着线d
‑
d'截取的图12a的截面。关于栅极指610、漏极指615和源极指605的许多元件类似于图6a、图6b和图6c中所示的元件。因此，将省略对其的进一步描述。
[0122]
如图12a、图12b和图12c中所示，本发明的一些实施例可以提供重复地布置在半导体结构690上的多个晶体管单元700以形成晶体管管芯1215。应当理解，晶体管单元700可以由半导体结构690形成，半导体结构690诸如是图3a
‑
图3c中所示的半导体结构(例如，ldmos或hemt晶体管单元)。晶体管单元700可以被布置为晶体管装置1200的部分以提供组合的输出信号。例如，多个晶体管单元700的相应栅极区、漏极区和源极区可以共同连接以提供并联耦接的多个晶体管。
[0123]
晶体管装置1200还可以包括在第一方向(例如，在y方向)上沿着半导体结构690上彼此间隔开的多个栅极指610。每个栅极指610可以在第二方向(例如，x方向)上具有宽度2w或超过常规晶体管装置的宽度的某个其它宽度。在一些实施例中，宽度2w可以是800微米。
[0124]
栅极指610可以部署在半导体结构690上以分别与多个晶体管单元700的栅极区(例如，沟道)电接触。多个栅极指610可以将栅极信号提供给晶体管单元700中的相应晶体管单元。
[0125]
在一些实施例中，晶体管装置1200还可以包括在第一方向(例如，y方向)上布置在半导体结构690上的多个漏极指615。多个漏极指615中的每一个可以在第二方向(例如，x方向)上具有宽度2w，但本发明不限于此。多个漏极指615可以部署在半导体结构690上和/或中，以分别与多个晶体管单元700的漏极区电接触。漏极指615可以传导晶体管单元700中的相应晶体管单元的漏极信号。
[0126]
栅极接合焊盘1220可以设置在多个栅极指610和漏极指615上。栅极接合焊盘1220可以在栅极指610和/或漏极指615上在第一方向(例如，y方向)上延伸(例如，以与栅极指
610和/或漏极指615相交)。一个或多个输入接合线1020可以接合到栅极接合焊盘1220。输入接合线1020可以向晶体管单元700的栅极提供输入信号(例如，栅极信号)。虽然图12a中仅示出了一个输入接合线1020，然而应理解在沿着栅极接合焊盘1220的不同位置处可以存在附加的输入接合线1020。输入接合线1020中的相应输入接合线可以在栅极指610和/或漏极指615中的一个或多个上延伸到栅极接合焊盘1220。
[0127]
漏极接合焊盘1240可以设置在多个栅极指610和漏极指615上。漏极接合焊盘1240可以在栅极指610和/或漏极指615上在第一方向(例如，y方向)上延伸(例如，以与栅极指610和/或漏极指615相交)。一个或多个输出接合线1040可以接合到漏极接合焊盘1240。输出接合线1040可以提供来自晶体管单元700的输出信号(例如，漏极信号)。虽然在图12a中仅示出了一个输出接合线1040，然而应理解沿着漏极接合焊盘1240的不同位置处可以存在附加的输出接合线1040。输出接合线1040中的相应输出接合线可以在栅极指610和/或漏极指615中的一个或多个上延伸以接合到漏极接合焊盘1240。在一些实施例中，栅极接合焊盘1220和/或漏极接合焊盘1240可以包含金属或其它高导电材料，包括例如铜、金和/或复合金属。
[0128]
每个栅极指610可以通过多个第一导电栅极通孔628耦接到栅极互连件625。在一些实施例中，栅极互连件625可以(例如，在z方向上)在半导体结构690上方在比栅极指610高的水平处。在一些实施例中，栅极互连件625可以在第一方向(例如，在y方向)上具有比栅极指610大的尺寸。栅极互连件625可以通过第二导电栅极通孔1227连接到栅极接合焊盘1220。
[0129]
在一些实施例中，将栅极接合焊盘1220连接到相应栅极互连件625的每个第二导电栅极通孔1227可以在栅极互连件625的内部位置629处连接到栅极互连件625。例如，栅极互连件625可以具有相对的第一和第二端645、646。在一些实施例中，第二导电栅极通孔627可以在栅极互连件625的内部位置629处连接到栅极互连件625，该内部位置629在第一端645和第二端646之间。在一些实施例中，内部位置629可以从栅极互连件625的第一端645和第二端646的中点偏移。在一些实施例中，内部位置629可以在距栅极互连件625的中点为栅极互连件625的长度的百分之二十以内的距离处。在一些实施例中，内部位置629可以在栅极互连件625的第一端645和第二端646之间的距离的三分之一和三分之二之间的距离处。
[0130]
在一些实施例中，每个栅极指610可以由第一段610a和第二段610b组成。在一些实施例中，第一段610a和第二段610b可以共线地延伸。例如，对于具有宽度2w的栅极指610，第一段610a和第二段610b均可以具有宽度w，但本发明不限于此。在一些实施例中，第一段610a和第二段610b可以通过间隙物理地分离，如图12b中所示。例如，可以在第一段610a和第二段610b之间部署附加元件(例如，本文所讨论的绝缘和/或电介质层1230)。然而，本发明不限于此，并且应当理解，在其它实施例中，栅极指610可以不分成分离的第一和第二段610a、610b，例如如图7中所示。
[0131]
每个漏极指615可以通过多个第一导电漏极通孔638耦接到相应的漏极互连件635。在一些实施例中，漏极互连件635可以在半导体结构690上方在比漏极指615高的水平处。在一些实施例中，漏极互连件635可以在半导体结构690上方在与栅极互连件625相同的水平处。在一些实施例中，漏极互连件635可以在半导体结构690上方在与栅极互连件625不同的水平处。在一些实施例中，漏极互连件635可以在第一方向(例如，在y方向)上具有比漏
极指615大的尺寸。
[0132]
每个漏极互连件635可以通过相应的第二导电漏极通孔1237连接到漏极接合焊盘1240。与栅极接合焊盘1220一样，在一些实施例中，将漏极接合焊盘1240连接到相应漏极互连件635的第二导电漏极通孔1237可以在漏极互连件635的内部位置639处连接到漏极互连件635。将漏极接合焊盘1240连接到漏极互连件635的各种可能性类似于本文关于将栅极接合焊盘1220连接到栅极互连件625所讨论的那些，且为简洁起见不再重复其重复描述。
[0133]
电介质层1230可以设置在栅极互连件625和/或漏极互连件635的上表面上。电介质层1230可以帮助将栅极互连件625与漏极接合焊盘1240绝缘和/或将漏极互连件635与栅极接合焊盘1220绝缘。第二导电栅极通孔1227可以穿透栅极接合焊盘1220和栅极互连件625之间的电介质层1230。第二导电漏极通孔1237可以穿透漏极接合焊盘1240和漏极互连件635之间的电介质层1230。电介质层1230可以包括例如热氧化层、氧化硅层、氮化硅、氮氧化硅或高k电介质层。
[0134]
在一些实施例中，栅极接合焊盘1220可以靠近栅极互连件625的第一端645和第二端646的中点(例如，之间的中间位置)定位在栅极指610和/或栅极互连件625上。也就是说，栅极接合焊盘1220可以被布置为接近垂直于栅极互连件625的中点延伸的虚拟垂直线。在一些实施例中，栅极接合焊盘1220可以在距栅极互连件625的中点(例如，距垂直于中点的虚拟线)在水平方向上为栅极互连件625的长度的百分之十以内的距离内。在一些实施例中，栅极接合焊盘1220可以在距栅极互连件625的中点(例如，距垂直于中点的虚拟线)在水平方向上为栅极互连件625的长度的百分之二十以内的距离处。
[0135]
类似地，在一些实施例中，漏极接合焊盘1240可以靠近漏极互连件635的中点(例如，之间的中间位置)定位在漏极指615和/或漏极互连件635上。也就是说，漏极接合焊盘1240可以被布置为接近垂直于漏极互连件635的中点延伸的虚拟垂直线。在一些实施例中，漏极接合焊盘1240可以在距漏极互连件635的中点(例如，距垂直于中点的虚拟线)在水平方向上为漏极互连件635的长度的百分之十以内的距离内。在一些实施例中，漏极接合焊盘1240可以在距漏极互连件635的中点(例如，距垂直于中点的虚拟线)在水平方向上为漏极互连件635的长度的百分之二十以内的距离处。在一些实施例中，栅极接合焊盘1220和漏极接合焊盘1240可以分离小于200微米。在一些实施例中，栅极接合焊盘1220和漏极接合焊盘1240可以分离小于100微米。
[0136]
例如，栅极和/或漏极指610、615的长度可以是360微米。如果栅极接合焊盘1220位于栅极指610的中点(例如，180微米)的20％以内，则栅极接合焊盘1220可以距栅极指610的中点为36微米。类似地，如果漏极接合焊盘1240位于漏极指615的中点(例如，180微米)的20％以内，则漏极接合焊盘1240可以距漏极指615的中点为36微米。因此，栅极接合焊盘1220和漏极接合焊盘1240可以分离72微米。栅极接合焊盘1220和漏极接合焊盘1240的这些距离和放置仅是示例，并且本文描述的实施例不限于此。
[0137]
隔离材料1260可以在栅极接合焊盘1220和漏极接合焊盘1240之间的区域上放置在晶体管装置的晶体管管芯1215的表面上。如图12a中所示，输入接合线1020可以耦接到栅极接合焊盘1220并且输出接合线1040可以耦接到漏极接合焊盘1240。因为输入接合线1020和输出接合线1040接近，所以可能在不存在隔离材料1260的情况下在输入接合线1020和输出接合线1040之间形成电互连(例如，电容和/或磁耦合)。隔离材料1260可以减少和/或防
and/or gate interconnect and finger structure”的美国专利申请序列号16/375,398中讨论了使用边缘馈送的栅极指和/或漏极指的益处，该美国专利申请的全部内容通过引用并入本文。在一些实施例中，栅极指610可以在栅极指610的边缘部分处接收栅极信号(例如，在栅极指610的中央部分中没有导电通孔628)，如图12d中所示，而漏极指615以在漏极指615的中央部分有导电通孔638的方式来实现，如图12e中所示。因此，在一些实施例中，栅极指610可以被边缘馈送且漏极指615可以被内部馈送。图12d和图12e中所示的配置可以进一步改善晶体管装置1200的效率。尽管图12d中的导电通孔628被示出为在栅极指610的最外边缘处，然而应理解本发明不限于此。在一些实施例中，栅极指610可以具有相对的边缘654、656，并且导电通孔可以与栅极指610的相对边缘相邻和/或可以从栅极指610的相对边缘(例如，最外边缘)偏移。例如，栅极互连件625和栅极指610之间的第一导电通孔628可以在从第一相对边缘654偏移的第一位置处连接到栅极指610，且栅极互连件625和栅极指610之间的第二导电通孔628可以在以第二偏移从栅极指610的第二相对边缘656偏移的第二位置处连接到栅极指610。在一些实施例中，第一和/或第二导电通孔628可以以第一和第二偏移从栅极指610的相应相对边缘654、656偏移，第一和第二偏移在距栅极指610的最近相对边缘654、656为(例如，在x方向上)栅极指的宽度的三分之一以内。如本文所使用的那样，栅极指610的宽度(例如，用于相关联的晶体管单元的栅极的宽度)是栅极指610(例如，在x方向上)的相对边缘654、656之间的距离，其不包括栅极指段610a、610b之间的间隙。在一些实施例中，栅极指610的宽度可以是第一栅极指段610a的宽度和第二栅极指段610b的宽度之和。在一些实施例中，第一和/或第二导电通孔628可以以第一和第二偏移从栅极指610的相应相对边缘654、656偏移，第一和第二偏移在距栅极指610的最近相对边缘654、656为(例如，在x方向上)栅极指610的宽度的四分之一以内。应理解，距边缘654、656的第一偏移和第二偏移可以具有彼此不同的值(例如，一个偏移可以比另一个偏移大)。在一些实施例中，第一和第二偏移可以基本上为零，意味着导电通孔628放置在栅极指610的最外边缘处。
[0144]
尽管图12d和图12e示出了栅极指610被边缘馈送的示例，但是本发明不限于此。图12f和图12g示出了根据本发明的一些实施例的分别沿着线c
‑
c'和d
‑
d'截取的图12a的另一个示例实施例的截面，其中漏极指615被边缘馈送。图12f和图12g的示例实施例与图12d和图12e的示例实施例类似，除了如图12g中所示漏极指615可以在漏极指615的边缘部分处输出漏极信号(例如，在没有漏极指615的中央部分中的导电通孔638的情况下)而如图12f中所示栅极指610被实施为在栅极指610的中央部分中有导电通孔628以外。因此，在一些实施例中，漏极指615可以被边缘馈送且栅极指610可以被内部馈送。
[0145]
如参考图12a
‑
图12g讨论的，隔离材料1260可以采取多种形式。图13a是根据本发明的封装晶体管装置1300的透视图，该封装晶体管装置1300利用隔离材料1260来减小输入接合线1020和输出接合线1040之间的耦合效应。图13b是沿着线e
‑
e'截取的封装晶体管装置1300的示意性截面图，并入了图13a的实施例中所示的隔离材料1260。
[0146]
图13a的封装晶体管装置1300可以并入图12a
‑
图12g中所示的晶体管管芯1215。如图13a中所示，封装晶体管装置1300可以包括经由接合线1332耦接到电容器1336的第一端子的输入引线1314，并且电容器1336的第一端子可以经由输入接合线1020耦接到晶体管管芯1315。输入接合线1020可以耦接到晶体管管芯1215的表面上的栅极接合焊盘1220。在一些实施例中，接合线1332、电容器1336和输入接合线1020可以形成输入匹配电路，然而本文
描述的实施例不限于此。在一些实施例中，输入接合线1020可以直接耦接到输入引线1314，或者在其间具有其它和/或附加电路元件。
[0147]
晶体管管芯1215还可以经由输出接合线1040耦接到电容器1322的第一端子并且经由接合线1338耦接到输出引线1318。输出接合线1040可以耦接到晶体管管芯1215的表面上的漏极接合焊盘1240。在一些实施例中，接合线1338、电容器1322和输出接合线1040可以形成输出匹配电路，然而本文描述的实施例不限于此。在一些实施例中，输出接合线1040可以直接耦接到输出引线1318，或者在其间具有其它和/或附加电路元件。接合线1332、输入接合线1020、输出接合线1040和/或接合线1338中的至少一个可以在晶体管管芯1215的顶表面上方延伸。
[0148]
参考图13a和图13b，本发明的实施例可以在耦接到晶体管管芯1215的栅极接合焊盘1220的输入接合线1020与耦接到晶体管管芯1215的漏极接合焊盘1240的输出接合线1040之间插入隔离材料1260。隔离材料1260可以在晶体管管芯1215的顶表面上延伸，并且隔离材料1260的至少一部分可以物理地位于输入接合线1020和输出接合线1040之间(例如，在晶体管管芯1215上方)。如本文所使用的，当从第二元件的一部分到第三元件的一部分的直线将与第一元件相交时，第一元件物理上位于第二元件和第三元件之间。
[0149]
在一些实施例中，隔离材料1260可以在第一方向上延伸，该第一方向与连接到栅极接合焊盘1220的输入接合线1020和/或连接到漏极接合焊盘1240的输出接合线1040基本上正交。隔离材料1260可以减少(一个或多个)输入接合线1020和(一个或多个)输出接合线1040之间的电容和/或磁耦合。在一些实施例中，隔离材料1260可以被配置为提供输入接合线1020和输出接合线1040之间的电磁屏蔽。
[0150]
在一些实施例中，隔离材料1260可以由导电材料构成，从而形成导电隔离材料1260。导电隔离材料1260可以耦接到参考电压源(例如，地)。例如，导电隔离材料1260可以耦接到接地导电法兰(flange)、封装晶体管装置1300的基座上的接地焊盘和/或封装晶体管装置1300的能够提供接地信号的其它元件。
[0151]
在一些实施例中，导电隔离材料1260可以耦接到设置在晶体管管芯1215的顶表面上的焊盘或其它连接元件。焊盘可以经由晶体管管芯1215的内部连接而连接到参考信号(例如，地)。在一些实施例中，可以提供导电隔离材料1260以使其电浮置而不是耦接到地。
[0152]
例如，参考图13b，隔离材料1260可以耦接到晶体管管芯1215上的基座隔离段1320。在一些实施例中，基座隔离段1320可以是接合线。在一些实施例中，基座隔离段1320可以连接到晶体管管芯1215的一侧的基座和/或衬底，可以在晶体管管芯1215上方在晶体管管芯1215上延伸，以及可以连接到晶体管管芯1215的第二侧的基座和/或衬底。基座隔离段1320的至少一侧可以连接到参考信号(例如，接地信号)。然而，本发明不限于此。在一些实施例中，基座隔离段1320可以连接到晶体管管芯1215的表面上的焊盘，其中焊盘经由晶体管管芯1215的内部连接和/或外部连接进一步连接到参考信号(例如，地)。例如，在一些实施例中，基座隔离段1320可以共同耦接到晶体管管芯1215的源极区，该源极区也可以耦接到地。
[0153]
虽然隔离材料1260可以是导电隔离材料，但本发明不限于此。在一些实施例中，隔离材料1260可以包括能够吸收微波和/或rf发射的电介质材料。在一些实施例中，隔离材料1260可以由有损电介质和/或磁性材料形成。
[0154]
图14a是示出根据本发明的进一步实施例的隔离材料1260的示意性截面图。如图14a中所示，隔离材料1260可以由一个或多个隔离段1410组成。在一些实施例中，隔离段1410可以在远离晶体管管芯1215的顶表面的方向上(例如，在垂直方向上)延伸。在一些实施例中，隔离段1410可以在基本上垂直于晶体管管芯1215的顶表面的方向上延伸。应当理解，图14a中所示的隔离材料1260可以以与图13a的封装晶体管装置类似的方式相对于封装晶体管装置的其它元件部署在晶体管管芯1215上，其它元件诸如是输入接合线1020和输出接合线1040。也就是说，隔离材料1260的隔离段1410可以在晶体管管芯1215上方部署在输入接合线1020和输出接合线1040之间。
[0155]
在一些实施例中，隔离段1410可以包括金属、导电金属氮化物、导电金属氧化物或以上材料的组合。例如，隔离段1410可以包括钨(w)、氮化钨(wn)、金(au)、银(ag)、铜(cu)、铝(al)、氮化铝钛(tialn)、铱(ir)、铂(pt)、钯(pd)、钌(ru)、锆(zr)、铑(rh)、镍(ni)、钴(co)、铬(cr)、锡(sn)、锌(zn)、氧化铟锡(ito)、以上金属的合金或以上金属的组合。在一些实施例中，隔离段1410可以包括有损电介质和/或磁性材料。
[0156]
在一些实施例中，隔离段1410可以形成在基座隔离段1420上，然而本发明不限于此。在一些实施例中，基座隔离段1420可以连接到晶体管管芯1215的一侧的基座和/或衬底，可以在晶体管管芯1215上方在晶体管管芯1215上延伸，和/或可以连接到晶体管管芯1215的第二侧的基座和/或衬底。在一些实施例中，基座隔离段1420可以是多个接合线之一。
[0157]
尽管图14a示出了连接到基座和/或衬底的基座隔离段1420，但是本发明不限于此。在一些实施例中，晶体管管芯1215可以在其表面上具有通过晶体管管芯1215的内部或外部连接(例如，至衬底的)连接到参考信号(例如，地)的焊盘和/或其它连接元件。图14b示出了晶体管管芯1215在晶体管管芯1215的顶表面上具有接地焊盘1482的实施例。在一些实施例中，基座隔离段1420可以连接到晶体管管芯1215的表面上的接地焊盘1482。在一些实施例中，基座隔离段1420的至少一个端部可以连接到参考信号(例如，接地信号)。在一些实施例中，基座隔离段1420可以是接合线。在一些实施例中，基座隔离段1420可以是形成在晶体管管芯1215的顶表面上的金属迹线和/或段。
[0158]
尽管图13a
‑
图14b示出了使用金属壁和/或其它垂直延伸结构作为隔离材料1260，但是应当理解，在不偏离本发明的情况下可以使用隔离材料1260的其它配置。例如，在一些实施例中，隔离材料1260可以由网形成，诸如由金属网形成。在一些实施例中，隔离材料1260可以由单独的隔离接合线形成。图15a是示出根据本发明的一些实施例的并入隔离接合线1510的隔离材料1260的配置的截面图。
[0159]
参考图15a，隔离材料1260可以由多个隔离接合线1510组成，隔离接合线1510可以连接到参考电压源(例如，接地信号)。应理解，图15a中所示的隔离材料1260可以以与图13a的封装晶体管装置类似的方式相对于封装晶体管装置的其它元件部署在晶体管管芯1215上，其它元件诸如是输入接合线1020和输出接合线1040。在一些实施例中，隔离材料1260的隔离接合线1510可以在第一方向上从晶体管管芯1215的第一侧延伸到晶体管管芯1215的第二侧，第一方向与输入接合线1020和输出接合线1040延伸的方向正交。隔离接合线1510中的至少一个的一部分可以物理上位于输入接合线1020和输出接合线1040之间(例如，在晶体管管芯1215上方)。
[0160]
在一些实施例中，隔离接合线1510可以在晶体管管芯1215的第一侧连接到其上布置有晶体管管芯1215的基座和/或衬底，可以在晶体管管芯1215上方的一高度处在晶体管管芯1215上延伸，和/或可以在晶体管管芯1215的第二侧连接到基座和/或衬底。在一些实施例中，多个隔离接合线1510中的各个隔离接合线的部分可以彼此重叠(例如，在水平和/或垂直方向上)，然而本发明不限于此。
[0161]
尽管图15a示出了连接到基座和/或衬底的隔离接合线1510，然而本发明不限于此。在一些实施例中，晶体管管芯1215可以在其表面上具有通过晶体管管芯1215的内部或外部连接(例如，至衬底)连接到参考信号(例如，地)的焊盘和/或其它连接元件。图15b示出了根据本发明的进一步实施例的多个隔离接合线1510连接到一个或多个接地焊盘1582的实施例。在一些实施例中，多个隔离接合线1510可以连接到晶体管管芯1215的表面上、诸如顶表面或侧表面上的接地焊盘1582。
[0162]
图16a是示出根据本发明的进一步实施例的并入隔离接合线1610的隔离材料1260的配置的截面图。参考图16a，隔离材料1260可以由可以连接到参考电压源(例如，接地信号)的多个隔离接合线1610组成。隔离材料1260的隔离接合线1610可以在第一方向上从晶体管管芯1215的第一侧延伸到晶体管管芯1215的第二侧。在一些实施例中，隔离材料1260的隔离接合线1610可以在第一方向上从晶体管管芯1215的第一侧延伸到晶体管管芯1215的第二侧，该第一方向与输入接合线1020和输出接合线1040延伸的方向正交。隔离接合线1610中的至少一个的一部分可以部署在输入接合线1020和输出接合线1040之间(例如，在晶体管管芯1215上方)。
[0163]
在一些实施例中，隔离接合线1610可以在晶体管管芯1215的第一侧连接到其上布置有晶体管管芯1215的基座和/或衬底，可以在晶体管管芯1215上方的一高度处在晶体管管芯1215上延伸，和/或可以在晶体管管芯1215的第二侧连接到基座和/或衬底。在一些实施例中，多个隔离接合线1610中的第一个可以在比多个隔离接合线1610中的第二个高的(例如，更远离晶体管管芯1215的)水平处延伸。在一些实施例中，多个隔离接合线1610中的各个隔离接合线的部分可以基本上彼此平行地延伸，然而本发明不限于此。在一些实施例中，隔离接合线1610中的各隔离接合线可能在垂直方向上重叠但是可能不在水平方向上重叠。
[0164]
尽管图16a示出了连接到基座和/或衬底的隔离接合线1610，然而本发明不限于此。图16b示出了多个隔离接合线1610连接到一个或多个接地焊盘1682的实施例。在一些实施例中，晶体管管芯1215可以在其表面上具有通过晶体管管芯1215的内部或外部连接(例如，至衬底)连接到参考信号(例如，地)的接地焊盘1682和/或其它连接元件。在一些实施例中，多个隔离接合线1610可以连接到晶体管管芯1215的表面、诸如顶表面或侧表面上的接地焊盘1682。
[0165]
如文本所讨论的，栅极接合焊盘和/或漏极接合焊盘可以部署在栅极指和/或漏极指上以减少用于耦接到其的接合线之间的电容和/或磁耦合的量。如图12a
‑
图12g中所示，当在栅极接合焊盘1220和栅极互连件625之间直接设置导电通孔(例如，第二导电栅极通孔1227)时，第二导电栅极通孔1227连接到栅极互连件625的内部位置629可以从栅极互连件625的中点偏移。类似地，当在漏极接合焊盘1240和漏极互连件635之间直接设置导电通孔(例如，第二导电漏极通孔1237)时，第二导电漏极通孔1237连接到漏极互连件635的内部位
置639可以从漏极互连件635的中点偏移。在一些实施例中，该偏移可以源于其间部署有隔离材料1260的栅极接合焊盘1220和漏极接合焊盘1240之间的间隔。
[0166]
在一些实施例中，对第二导电漏极/栅极通孔提供偏移从而将第二导电漏极/栅极通孔更紧密地连接到相应栅极/漏极互连件的中点可能是有益的。图17a是示出根据本发明的一些实施例的晶体管装置1700的平面图，其中栅极指610的宽度增加且栅极接合焊盘1220用多段导电栅极通孔1720设置在栅极指610上。图17b是根据本发明的一些实施例的沿着线f
‑
f'截取的图17a的截面。图17c是根据本发明的一些实施例的沿着线g
‑
g'截取的图17a的截面。关于栅极指610、漏极指615和源极指605的许多元素与图6a
‑
图6c和图12a
‑
图12c中所示的类似。因此，将省略其进一步描述。
[0167]
参考图17a
‑
图17c，栅极接合焊盘1220可以设置在多个栅极指610和漏极指615上。栅极接合焊盘1220可以在栅极指610和/或漏极指615上在第一方向(例如，y方向)上延伸(例如，以与栅极指610和/或漏极指615相交)。一个或多个输入接合线1020可以接合到栅极接合焊盘。输入接合线1020可以向晶体管单元700的栅极提供输入信号(例如，栅极信号)。尽管图17a中示出了仅一个输入接合线1020，然而应理解，在沿着栅极接合焊盘1220的不同位置处可以存在附加的输入接合线1020。输入接合线1020中的各输入接合线可以在一个或多个栅极指610和/或漏极指615上延伸至栅极接合焊盘1220。
[0168]
漏极接合焊盘1240可以设置在多个栅极指610和漏极指615上。漏极接合焊盘1240可以在栅极指610和/或漏极指615上在第一方向(例如，y方向)上延伸(例如，以与栅极指610和/或漏极指615相交)。一个或多个输出接合线1040可以接合到漏极接合焊盘。输出接合线1040可以提供来自晶体管单元700的输出信号(例如，漏极信号)。尽管图17a中仅示出了一个输出接合线1040，然而应理解，在沿着漏极接合焊盘1240的不同位置处可以存在附加的输出接合线1040。输出接合线1040中的各输出接合线可以在一个或多个栅极指610和/或漏极指615上延伸以接合到漏极接合焊盘1240。在一些实施例中，栅极接合焊盘1220和/或漏极接合焊盘1240可以包含金属或其它高导电材料，包括例如铜、金和/或复合金属。
[0169]
参考图17a和图17b，每个栅极指610可以通过多个第一导电栅极通孔628耦接到栅极互连件625。在一些实施例中，栅极互连件625可以在半导体结构690上方(例如，在z方向上)在比栅极指610高的水平处。在一些实施例中，栅极互连件625可以在第一方向(例如，在y方向)上具有比栅极指610大的尺寸。栅极互连件625可以通过多段导电栅极通孔1720连接到栅极接合焊盘1220。
[0170]
多段导电栅极通孔1720可以包括在栅极接合焊盘1220和栅极互连件625之间提供连接的多个段。多个段可以包括例如第一竖直栅极通孔段1722、第一水平栅极通孔段1724和第二竖直栅极通孔段1726。例如，第一竖直栅极通孔段1722可以耦接到栅极接合焊盘1220并且在晶体管管芯1215的表面下方竖直地延伸。第一水平栅极通孔段1724可以耦接到第一竖直栅极通孔段1722并且可以在电介质层1230内大体上在第二方向(例如，x方向)上延伸到栅极互连件625的中点上方的点。第二竖直栅极通孔段1726可以耦接到第一水平栅极通孔段1724并且可以竖直地延伸以在栅极互连件625的内部位置629处与栅极互连件625耦接。
[0171]
应当理解，术语“水平”和“竖直”不要求段严格地在水平或竖直方向上延伸。相反，竖直段(例如，第一栅极通孔竖直段1722和/或第二栅极通孔竖直段1726)可以大体上从第
一位置延伸到在第三方向(例如，z方向)上远离第一位置的第二位置。类似地，水平段(例如，第一栅极通孔水平段1724)可以大体上从第一位置延伸到在第一和/或第二方向(例如，y方向和/或x方向)上远离第一位置的第二位置。
[0172]
在一些实施例中，将栅极接合焊盘1220连接到相应栅极互连件625的每个多段导电栅极通孔1720可以在栅极互连件625的内部位置629处连接到栅极互连件625。例如，栅极互连件625可以具有相对的第一和第二端645、646。在一些实施例中，第二导电栅极通孔627可以在第一端645和第二端646之间的栅极互连件625的内部位置629处连接到栅极互连件625。在一些实施例中，内部位置629可以从栅极互连件625的第一端645和第二端646的中点偏移。在一些实施例中，内部位置629可以在距栅极互连件625的中点为栅极互连件625的长度的百分之二十以内的距离处。在一些实施例中，内部位置629可以在栅极互连件625的第一端645和第二端646之间的距离的三分之一和三分之二之间的距离处。
[0173]
类似地，参考图17a和图17c，每个漏极指615可以通过多个第一导电漏极通孔638耦接到漏极互连件635。在一些实施例中，漏极互连件635可以在半导体结构690上方(例如，在z方向上)在比漏极指615高的水平处。在一些实施例中，漏极互连件635可以在第一方向(例如，在y方向)上具有比漏极指615大的尺寸。漏极互连件635可以通过多段导电漏极通孔1730连接到漏极接合焊盘1240。
[0174]
多段导电漏极通孔1730可以包括在漏极接合焊盘1240和漏极互连件635之间提供连接的多个段。多个段可以包括例如第一竖直漏极通孔段1732、第一水平漏极通孔段1734和第二竖直漏极通孔段1736。例如，第一竖直漏极通孔段1732可以耦接到漏极接合焊盘1240并且可以在晶体管管芯1215的表面下方竖直地延伸。第一水平漏极通孔段1734可以耦接到第一竖直漏极通孔段1732并且可以在电介质层1230内大体上在第二方向(例如，x方向)上延伸到漏极互连件635的中点上方的点。第二竖直漏极通孔段1736可以耦接到第一水平漏极通孔段1734并且可以竖直地延伸以在漏极互连件635的内部位置639处与漏极互连件635耦接。
[0175]
在一些实施例中，将漏极接合焊盘1240连接到相应漏极互连件635的每个多段导电漏极通孔1730可以在漏极互连件635的内部位置639处连接到漏极互连件635。漏极互连件635的内部位置639可以与本文关于栅极互连件625的内部位置629所讨论相类似地定位在漏极互连件的相对端之间。
[0176]
尽管多段导电栅极通孔1720和多段导电漏极通孔1730以三个段示出，但是应当理解，在不偏离本发明的情况下，可以使用与图17b和图17c中所示不同配置中的不同数量的段。一般而言，多段导电栅极通孔1720和多段导电漏极通孔1730旨在包括被配置为从互连件(例如，栅极和/或漏极互连件)的内部位置和/或指(例如，栅极指和/或漏极指)向接合焊盘(例如，栅极接合焊盘1120和/或漏极接合焊盘1240)传送信号的任何导电通孔，该导电通孔在水平方向上从互连件上的内部位置和/或指偏移。
[0177]
如本文参考图12d
‑
图12g所讨论的，栅极指610和/或漏极指615可以被配置为边缘馈送。图17d和图17e示出了根据本发明的一些实施例的分别沿着线f
‑
f'和g
‑
g'截取的图17a的另一个示例实施例的截面，其并入多段导电栅极通孔1720，其中栅极指610被边缘馈送。图17f和图17g示出了根据本发明的一些实施例的分别沿着线f
‑
f'和g
‑
g'截取的图17a的另一个示例实施例的截面，其并入多段导电漏极通孔1730，其中漏极指615被边缘馈送。
[0178]
如图17d
‑
图17g中所示，晶体管装置1700可以以本文参考图12d
‑
图12g所讨论的方式并入边缘馈送的栅极指610和内部馈送的漏极指615(参见图17d、图17e)或内部馈送的栅极指610和边缘馈送的漏极指615(参见图17f、图17g)。使用边缘馈送的栅极指610或边缘馈送的漏极指615可以改善晶体管装置1700的功率效率。
[0179]
尽管图12a
‑
图17g示出了其中栅极接合焊盘1220和漏极接合焊盘1240两者都在栅极指610和漏极指615上延伸的实施例，但是对于本领域技术人员而言清楚的是，其它实施例也是可能的。图18a是示出根据本发明的一些实施例的晶体管装置1800的平面图，其中栅极接合焊盘1220在栅极指和漏极指610、615上延伸并且漏极接合焊盘1240不在栅极指和漏极指610、615上延伸。图18b是根据本发明的一些实施例的沿着线h
‑
h'截取的图18a的截面。图18c是根据本发明的一些实施例的沿着线i
‑
i'截取的图18a的截面。由于图18a
‑
图18c的元素并入本文讨论的元素，因此对图18a
‑
图18c的描述将聚焦于与之前实施例的不同之处。
[0180]
参考图18a和图18b，晶体管装置1800的晶体管单元700的栅极可以并入如下栅极配置，其中栅极接合焊盘1220可以设置在多个栅极指610和漏极指615上。栅极接合焊盘1220可以在栅极指610和/或漏极指615上延伸(例如，以与栅极指610和/或漏极指615相交)。一个或多个输入接合线1020可以接合到栅极接合焊盘1220。输入接合线1020可以向晶体管单元700的栅极提供输入信号(例如，栅极信号)。虽然图18a中仅示出了一个输入接合线1020，但是应理解，沿着栅极接合焊盘1220的不同位置处可以存在附加的输入接合线1020。输入接合线1020中的各个输入接合线可以在栅极指610和/或漏极指615中的一个或多个上延伸到栅极接合焊盘1220。
[0181]
每个栅极指610可以通过多个第一导电栅极通孔628耦接到栅极互连件625。在一些实施例中，栅极互连件625可以在半导体结构690上方(例如，在z方向上)在比栅极指610高的水平处。在一些实施例中，栅极互连件625可以在第一方向(例如，在y方向)上具有比栅极指610大的尺寸。栅极互连件625可以通过第二导电栅极通孔1227连接到栅极接合焊盘1220。
[0182]
在一些实施例中，将栅极接合焊盘1220连接到相应栅极互连件625的每个第二导电栅极通孔1227可以在栅极互连件625的内部位置629处连接到栅极互连件625。例如，栅极互连件625可以具有相对的第一和第二端645、646。在一些实施例中，第二导电栅极通孔1227可以在栅极互连件625的内部位置629处连接到栅极互连件625，该内部位置629在第一端645和第二端646之间。在一些实施例中，内部位置629可以从栅极互连件625的第一端645和第二端646的中点偏移。第二导电栅极通孔1227可以例如如本文参考图12a
‑
图12g所述地被耦接。
[0183]
参考图18a和图18c，晶体管装置1800的晶体管单元700可以并入如下漏极配置，其中漏极接合焊盘1240不在多个栅极指610和漏极指615上延伸。漏极接合焊盘1240可以在第一方向(例如，y方向)上与栅极指610和漏极指615相邻地延伸。一个或多个输出接合线1040可以接合到漏极接合焊盘1240。输出接合线1040可以提供来自晶体管单元700的输出信号(例如，漏极信号)。尽管图18a中仅示出了一个输出接合线1040，但是应理解，沿着漏极接合焊盘1240的不同位置处可以存在附加的输出接合线1040。
[0184]
每个漏极指615可以通过多个第一导电漏极通孔638耦接到相应的漏极互连件635。在一些实施例中，漏极互连件635可以在半导体结构690上方在比漏极指615高的水平
处。在一些实施例中，漏极互连件635可以在半导体结构690上方在与栅极互连件625相同的水平处。在一些实施例中，漏极互连件635可以在半导体结构690上方在与栅极互连件625不同的水平处。在一些实施例中，漏极互连件635可以在第一方向(例如，在y方向)上具有比漏极指615大的尺寸。
[0185]
每个漏极互连件635可以通过在漏极互连件635的内部位置639处的相应第二导电漏极通孔637连接到相应的漏极流道631。在一些实施例中，漏极流道631可以在半导体结构690上方在比漏极互连件635高的水平处。在一些实施例中，漏极流道631可以在第一方向(例如，在y方向)上具有比漏极互连件635大的尺寸。在一些实施例中，漏极流道631可以包含金属或其它高导电材料，包括例如铜、金和/或复合金属。漏极流道631可以连接到漏极接合焊盘1240。漏极接合焊盘1240可以提供多个晶体管单元700的漏极信号。
[0186]
尽管在图18a中漏极流道631被示出为直接连接到漏极接合焊盘1240，但是应理解附加的实施例是可能的。例如，漏极接合焊盘1240可以连接到漏极芯轴(mandrel)，诸如图6a和图6c中的漏极歧道640，且漏极歧道640可以连接到漏极流道631。
[0187]
隔离材料1260可以在栅极接合焊盘1220和漏极接合焊盘1240之间的区域上被放置在晶体管装置的晶体管管芯1215的表面上。如图18a中所示，即使输入接合线1020和输出接合线1040相隔比之前实施例中大的距离，使用隔离材料仍然可以帮助防止和/或减少在输入接合线1020和输出接合线1040之间的电容和/或磁耦合。隔离材料1260可以以本文描述的任何配置来配置，且省略对其重复描述。
[0188]
关于图18a
‑
图18c的栅极配置，第二导电栅极通孔1227用于在栅极互连件625的内部位置629处将栅极接合焊盘1220连接到栅极互连件625。如图18b中所示，第二导电栅极通孔1227可以耦接到从栅极互连件625的中点偏移的内部位置629。在一些实施例中，可以利用多段导电通孔在更靠近栅极互连件的中点的内部位置629处连接到栅极互连件625。
[0189]
例如，图19a
‑
图19c示出了本发明的实施例，该实施例类似于图18a
‑
图18c的实施例，但使用多段导电栅极通孔1720。图19a是示出根据本发明的一些实施例的晶体管装置的平面图，其中用多段导电栅极通孔1720在栅极指和漏极指610、615上设置栅极接合焊盘1220并且漏极接合焊盘1240不在栅极指和漏极指610、615上延伸。图19b是根据本发明的一些实施例的沿着线j
‑
j'截取的图19a的截面。图19c是根据本发明的一些实施例的沿着线k
‑
k'截取的图19a的截面。由于图19a
‑
图19c的元素并入本文讨论的元素，因此图19a
‑
图19c的描述将聚焦于与之前实施例的不同之处。
[0190]
如图19b中所示，栅极接合焊盘1220可以通过多段导电栅极通孔1720耦接到栅极互连件625。多段导电栅极通孔1720可以包括提供栅极接合焊盘1220和栅极互连件625之间的连接的多个段。多个段可以包括例如第一竖直栅极通孔段1722、第一水平栅极通孔段1724和第二竖直栅极通孔段1726。例如，第一竖直栅极通孔段1722可以耦接到栅极接合焊盘1220并且在晶体管管芯1215的表面下方竖直地延伸。第一水平栅极通孔段1724可以耦接到第一竖直栅极通孔段1722并且可以在电介质层1230内大体在第二方向(例如，x方向)上延伸到栅极互连件625的中点上方的点。第二竖直栅极通孔段1726可以耦接到第一水平栅极通孔段1724，且可以竖直地延伸以在栅极互连件625的内部位置629处与栅极互连件625耦接。多段导电栅极通孔1720可以与本文参考图17a
‑
图17g描述的配置类似。
[0191]
如图19c中所示，漏极接合焊盘1240可以以与参考图18a和图18c示出和描述的类
似方式耦接。因此，将省略对其的重复描述。
[0192]
晶体管装置还可以被耦接以使得漏极接合焊盘1240在栅极指和漏极指610、615上延伸，但栅极接合焊盘1220不延伸。图20a是示出根据本发明的一些实施例的晶体管装置2000的平面图，其中栅极接合焊盘1220不在栅极指和漏极指610、615上延伸并且漏极接合焊盘1240在栅极指和漏极指610、615上延伸。图20b是根据本发明的一些实施例的沿着线l
‑
l'截取的图20a的截面。图20c是根据本发明的一些实施例的沿着线m
‑
m'截取的图20a的截面。由于图20a
‑
图20c的元素并入本文描述的一些元素，因此图20a
‑
图20c的描述将聚焦于与先前实施例的不同之处。
[0193]
参考图20a和图20b，晶体管装置2000的晶体管单元700的栅极可以并入如下栅极配置，其中栅极接合焊盘1220不在多个栅极指610和漏极指615上延伸。栅极接合焊盘1220可以在第一方向(例如，y方向)上与栅极指610和漏极指615相邻地延伸。一个或多个输入接合线1020可以接合到栅极接合焊盘1220。输入接合线1020可以提供输入信号(例如，栅极信号)给晶体管单元700。尽管图20a中仅示出了一个输入接合线1020，但是应理解，在沿着栅极接合焊盘1220的不同位置处可以存在附加的输入接合线1020。
[0194]
每个栅极指610可以通过多个第一导电漏极通孔628耦接到相应的栅极互连件625。在一些实施例中，栅极互连件625可以在半导体结构690上方在比栅极指610高的水平处。在一些实施例中，栅极互连件625可以在第一方向(例如，在y方向)上具有比栅极指610大的尺寸。
[0195]
每个栅极互连件625可以在栅极互连件625的内部位置629处通过相应第二导电栅极通孔627连接到相应的栅极流道621。在一些实施例中，栅极流道621可以在半导体结构690上方在比栅极互连件625高的水平处。在一些实施例中，栅极流道621可以在第一方向(例如，在y方向)上具有比栅极互连件625大的尺寸。在一些实施例中，栅极流道621可以包含金属或其它高导电材料，包括例如铜、金和/或复合金属。栅极流道621可以连接到栅极接合焊盘1220。栅极接合焊盘1220可以向多个晶体管单元700提供栅极信号。
[0196]
尽管在图20a中栅极流道621被示出为直接连接到栅极接合焊盘1220，但是应理解附加的实施例也是可能的。例如，栅极接合焊盘1220可以连接到栅极芯轴，诸如图6a和图6b中的栅极歧道620，且栅极歧道620可以连接到栅极流道621。
[0197]
参考图20a和图20c，晶体管单元700的漏极配置可以包括设置在多个栅极指610和漏极指615上的漏极接合焊盘1240。漏极接合焊盘1240可以在第一方向(例如，y方向)上延伸以与栅极指610和漏极指615相交。一个或多个输出接合线1040可以接合到漏极接合焊盘1240。输出接合线1040可以提供来自晶体管单元700的输出信号(例如，漏极信号)。尽管图20a中仅示出了一个输出接合线1040，但是应理解，在沿着漏极接合焊盘1240的不同位置处可以存在附加的输出接合线1040。
[0198]
每个漏极指615可以通过多个第一导电漏极通孔638耦接到漏极互连件635。在一些实施例中，漏极互连件635可以在半导体结构690上方(例如，在z方向上)在比漏极指615高的水平处。在一些实施例中，漏极互连件635可以在第一方向(例如，在y方向)上具有比漏极指615大的尺寸。漏极互连件635可以通过第二导电漏极通孔1237连接到漏极接合焊盘1240。
[0199]
在一些实施例中，将漏极接合焊盘1240连接到相应的漏极互连件635的每个第二
导电漏极通孔1237可以在漏极互连件635的内部位置639处连接到漏极互连件635。例如，第二导电漏极通孔1237可以在位于漏极互连件635的相对端之间的漏极互连件635的内部位置639处连接到漏极互连件635。在一些实施例中，内部位置639可以从漏极互连件635的中点偏移。第二导电漏极通孔1237可以例如如本文参考图12a
‑
图12g所述地被耦接。
[0200]
隔离材料1260可以在栅极接合焊盘1220和漏极接合焊盘1240之间的区域上被放置在晶体管装置2000的晶体管管芯1215的表面上。如图20a中所示，尽管输入接合线1020和输出接合线1040以比之前实施例大的距离分离，但是使用隔离材料仍然可以帮助防止和/或减少在输入接合线1020和输出接合线1040之间的电容和/或磁耦合。隔离材料1260可以以本文描述的任何配置来配置，并且将省略对其的重复描述。
[0201]
以与本文参考图19a
‑
图19c所讨论的类似方式，可以利用多段导电通孔在更靠近漏极互连件635的中点的内部位置639处将图20a
‑
图20c的配置的漏极接合焊盘连接到漏极互连件635。图21a是示出根据本发明的一些实施例的晶体管装置的平面图，其中栅极接合焊盘1220不在栅极指和漏极指610、615上延伸并且漏极接合焊盘1240用多段导电漏极通孔1730在栅极指和漏极指610、615上延伸。图21b是根据本发明的一些实施例的沿着线n
‑
n'截取的图21a的截面。图21c是根据本发明的一些实施例的沿着线o
‑
o'截取的图21a的截面。由于图21a
‑
图21c的元素并入本文描述的一些元素，因此对图21a
‑
图21c的描述将聚焦于与先前实施例的不同之处。
[0202]
例如，图21a
‑
图21c示出了与图20a
‑
图20c的实施例类似的本发明的实施例，然而使用多段导电漏极通孔1730。如图21c中所示，漏极接合焊盘1240可以通过多段导电漏极通孔1730耦接到漏极互连件635。多段导电漏极通孔1730可以包括提供漏极接合焊盘1240和漏极互连件635之间连接的多个段。多个段可以包括例如第一竖直漏极通孔段1732、第一水平漏极通孔段1734和第二竖直漏极通孔段1736。例如，第一竖直漏极通孔段1732可以耦接到漏极接合焊盘1240并且在晶体管管芯1215的表面下方竖直地延伸。第一水平漏极通孔段1734可以耦接到第一竖直漏极通孔段1732并且可以在电介质层1230内大体在第二方向(例如，x方向)上延伸到漏极互连件635的中点上方的点。第二竖直漏极通孔段1736可以耦接到第一水平漏极通孔段1734并且可以竖直地延伸以在漏极互连件635的内部位置639处与漏极互连件635耦接。多段导电漏极通孔1730可以类似于本文中参考17a
‑
图17g讨论的配置。
[0203]
如图21b中所示，栅极接合焊盘1220可以以与参考图18a和图18b示出和描述的类似方式耦接。因此，将省略对其的重复描述。
[0204]
在一些实施例中，栅极接合焊盘1220和/或漏极接合焊盘1240可以被分段以包括不同的栅极接合焊盘段和/或漏极接合焊盘段。图22a是示出根据本发明的一些实施例的晶体管装置2200的平面图，其中栅极接合焊盘1220和漏极接合焊盘1240两者都被分段。图22b是根据本发明的一些实施例的沿着线p
‑
p'截取的图22a的截面。图22c是根据本发明的一些实施例的沿着线q
‑
q'截取的图22a的截面。图22a
‑
图22c中的许多元素类似于本文所述的元素。因此，将省略对其的进一步描述。
[0205]
如图22a
‑
图22c中所示，本文描述的先前实施例可以被修改以将栅极接合焊盘1220分布到多个栅极接合焊盘段1220_1至1220_n中。各个栅极接合焊盘段1220_1至1220_n中的每个可以分布在栅极指610中的相应栅极指上。在一些实施例中，栅极接合焊盘段1220_1至1220_n中的至少一个可以不放置和/或延伸在漏极指615上。换言之，可以进行栅
极接合焊盘1220的分段以便将各个栅极接合焊盘段1220_1至1220_n放置在栅极指610的部分上而不在漏极指615的部分上。作为分段的结果，可以消除和/或减少漏极指615和栅极接合焊盘1220之间的潜在电容耦合。例如，如图22c中所示，栅极接合焊盘1220(或其段)可以不存在于漏极指615上方。尽管图22a中仅示出了单个输入接合线1020，但是应当理解，一个或多个输入接合线1020可以耦接到栅极接合焊盘段1220_1至1220_n中的相应栅极接合焊盘段。在其它方面，如图22b中所示，栅极接合焊盘段1220_1至1220_n与栅极互连件625和/或栅极指610之间的耦接可以类似于本文所述的配置。例如，栅极接合焊盘段1220_1至1220_n中的相应栅极接合焊盘段可以通过第二导电栅极通孔1227连接到栅极互连件625中的相应栅极互连件。
[0206]
类似地，漏极接合焊盘1240可以分布成多个单独的漏极接合焊盘段1240_1至1240_n。单独的漏极接合焊盘段1240_1至1240_n中的每个可以分布在相应的漏极指615上。在一些实施例中，漏极接合焊盘段1240_1至1240_n中的至少一个可以不放置在栅极指610上。例如，如图22b中所示，在栅极指610上方可以不存在漏极接合焊盘1240(或其段)。尽管图22a中仅示出了单个输出接合线1040，但是应理解，一个或多个输出接合线1040可以耦接到漏极接合焊盘段1240_1至1240_n中的相应的漏极接合焊盘段。在其它方面，如图22c中所示，漏极接合焊盘段1240_1至1240_n与漏极互连件635和/或漏极指615之间的耦接可以类似于本文描述的那些配置。例如，漏极接合焊盘段1240_1至1240_n中的相应漏极接合焊盘段可以通过第二导电漏极通孔1237连接到漏极互连件635中的相应漏极互连件。
[0207]
与先前讨论的实施例一样，隔离材料1260可以放置在栅极接合焊盘段1220_1至1220_n与漏极接合焊盘段1240_1至1240_n之间的区域上。隔离材料1260可以采取本文描述的任何实施例。隔离材料1260可以进一步减少和/或防止栅极接合焊盘段1220_1至1220_n与漏极接合焊盘段1240_1至1240_n之间的耦合。
[0208]
图22a
‑
图22c示出了栅极接合焊盘1220和漏极接合焊盘1240两者都被分段的实施例，但是本发明不限于此。在一些实施例中，栅极接合焊盘1220可以被分段，但是漏极接合焊盘1240可以不被分段。在一些实施例中，栅极接合焊盘1220可以不被分段，但是漏极接合焊盘1240可以被分段。本领域普通技术人员将理解如本文所述的实施例的其它组合与分段的栅极接合焊盘1220和/或分段的漏极接合焊盘1240可兼容。此外，虽然栅极接合焊盘段1220_1至1220_n和漏极接合焊盘段1240_1至1240_n在图22a
‑
图22c中被示为基本上共线，但是本文所述的实施例不限于此。在一些实施例中，栅极接合焊盘段1220_1至1220_n和/或漏极接合焊盘段1240_1至1240_n可以以非线性方式分别分布在栅极指610和/或漏极指615上。
[0209]
例如，图23a
‑
图23c示出了晶体管装置2300的实施例，其中图22a
‑
图22c的分段的栅极接合焊盘1220和/或分段的漏极接合焊盘1240与参考图17a
‑
图17g在本文所述的分段的导电通孔相结合。图23a是示出根据本发明的一些实施例的晶体管装置2300的平面图，其中栅极接合焊盘1220和漏极接合焊盘1240两者都被分段并且利用多段导电通孔。图23b是根据本发明的一些实施例的沿着线r
‑
r'截取的图23a的截面。图23c是根据本发明的一些实施例的沿着线s
‑
s'截取的图23a的截面。图23a
‑
图23c中的许多元素与本文所述的类似。因此，将省略对其的进一步描述。
[0210]
如图23a
‑
图23c中所示，栅极接合焊盘1220可以被分段成多个栅极接合焊盘段
1220_1至1220_n。各个栅极接合焊盘段1220_1至1220_n中的每个可以分布在栅极指610中的相应栅极指上。在一些实施例中，栅极接合焊盘段1220_1至1220_n中的至少一个可以不放置在漏极指615上。此外，如图23a中所示，栅极接合焊盘段1220_1至1220_n中的相应栅极接合焊盘段可以在第一方向(例如，y方向)和第二方向(例如，x方向)上彼此偏移。这种在第一和第二方向上的偏移可以减少和/或防止栅极接合焊盘段1220_1至1220_n中的相应栅极接合焊盘段之间的耦合和/或电相互作用。本发明不限于栅极接合焊盘段1220_1至1220_n在第一和第二方向上均偏移的实施例。例如，在一些实施例中，栅极接合焊盘段1220_1至1220_n可以基本上共线。
[0211]
尽管图23a中仅示出了单个输入接合线1020，但是应理解，一个或多个输入接合线1020可以耦接到栅极接合焊盘段1220_1至1220_n中的相应栅极接合焊盘段。在其它方面，如图23b中所示，栅极接合焊盘段1220_1至1220_n与栅极互连件625和/或栅极指610之间的耦接可以类似于本文所述的那些配置。例如，栅极接合焊盘段1220_1至1220_n中的相应栅极接合焊盘段可以以与本文参考图17a
‑
图17g所述类似的方式通过多段导电栅极通孔1720连接到栅极互连件625中的相应栅极互连件。
[0212]
类似地，漏极接合焊盘1240可以分布成多个单独的漏极接合焊盘段1240_1至1240_n。单独的漏极接合焊盘段1240_1至1240_n中的每个可以分布在漏极指615中的相应漏极指上。在一些实施例中，漏极接合焊盘段1240_1至1240_n中的至少一个可以不放置在栅极指610上。如同栅极接合焊盘段1220_1至1220_n一样，漏极接合焊盘段1240_1至1240_n可以在第一方向(例如，y方向)和第二方向(例如，x方向)上彼此偏移，但本发明不限于此。
[0213]
尽管图23a中仅示出了单个输出接合线1040，但是应理解，一个或多个输出接合线1040可以耦接到漏极接合焊盘段1240_1至1240_n中的相应漏极接合焊盘段。在其它方面，如图23c中所示，漏极接合焊盘段1240_1至1240_n与漏极互连件635和/或漏极指615之间的耦接可以类似于本文描述的那些配置。例如，漏极接合焊盘段1240_1至1240_n中的相应漏极接合焊盘段可以以与本文参考图17a
‑
图17g所述类似的方式通过多段导电漏极通孔1730连接到漏极互连件635中的相应漏极互连件。
[0214]
本领域普通技术人员应认识到，在不偏离本发明的范围和精神的情况下，本文描述的各个实施例的部分可以与本文描述的其它实施例组合。尽管为了提供完整的描述而描述了特定的组合，然而本文描述的构思可以以多种不同的方式组合，这些方式在没有不必要的重复的情况下难以完全描述。例如，边缘馈送的栅极指或漏极指(参见，例如，图12d和图12g)的元素可以与参考图13a
‑
图16b描述的不同类型的隔离材料1260和/或栅极/漏极互连件和栅极/漏极指之间的不同类型的互连件相结合。也就是说，参考一个实施例描述的元素可以与其它实施例组合。
[0215]
例如，图24a
‑
图24d示出了根据本发明的一些实施例的在不使用互连件的情况下提供接合焊盘和栅极/漏极指之间的连接的晶体管装置实施例。图24a和图24c示出了在不使用栅极互连件的情况下提供栅极接合焊盘1220和栅极指610的内部位置929'之间的连接的栅极配置。例如，如图24a中所示，栅极接合焊盘1220可以以类似于参考图12b描述的方式使用第二导电栅极通孔1227连接到栅极指610的内部位置929'。类似地，如图24c中所示，栅极接合焊盘1220可以以类似于参考图17b描述的方式使用多段导电栅极通孔1720连接到栅极指610的内部位置929'。
[0216]
在一些实施例中，栅极接合焊盘1220可以定位在栅极指610上靠近栅极指610的中点。也就是说，栅极接合焊盘1220可以被布置为接近与栅极指610的中点正交地延伸的虚拟垂直线。在一些实施例中，栅极接合焊盘1220可以在水平方向上距栅极指610的中点(例如，距与中点正交的虚拟线)为栅极指610的长度的百分之十以内的距离内。在一些实施例中，栅极接合焊盘1220可以在水平方向上距栅极指610的中点(例如，距与中点正交的虚拟线)为栅极指610的长度的百分之二十以内的距离处。
[0217]
图24b和图24d示出了在不使用漏极互连件的情况下提供漏极接合焊盘1240和漏极指615的内部位置939'之间的连接的漏极配置。例如，如图24b中所示，可以以类似于参考图12c描述的方式使用第二导电漏极通孔1237将漏极接合焊盘1240连接到漏极指615的内部位置939'。类似地，如图24d中所示，可以以类似于参考图17c描述的方式使用多段导电漏极通孔1730将漏极接合焊盘1240连接到漏极指615的内部位置939'。
[0218]
在一些实施例中，漏极接合焊盘1240可以定位在靠近漏极指615的中点的漏极指615上。也就是说，漏极接合焊盘1240可以被布置为接近与漏极指615的中点正交地延伸的虚拟垂直线。在一些实施例中，漏极接合焊盘1240可以在水平方向上距漏极指615的中点(例如，距与中点正交的虚拟线)为漏极指615的长度的百分之十以内的距离内。在一些实施例中，漏极接合焊盘1240可以在水平方向上距漏极指615的中点(例如，距与中点正交的虚拟线)为漏极指615的长度的百分之二十以内的距离处。在一些实施例中，栅极接合焊盘1220和漏极接合焊盘1240可以分离小于200微米。在一些实施例中，栅极接合焊盘1220和漏极接合焊盘1240可以分离小于100微米。
[0219]
本文描述的实施例可以具有在栅极指和/或漏极指之上延伸的栅极接合焊盘和/或漏极接合焊盘。如发明人所认识到的，这可以提供在接合焊盘和相应指之间形成电容的潜力。例如，漏极指之上的栅极接合焊盘或栅极指之上的漏极接合焊盘可以产生栅极至漏极电容c
gd
。发明人已经认识到场板可以减轻这种附加的电容。图25a是示出根据本发明的一些实施例的并入场板2510的晶体管装置2500的平面图。图25b是根据本发明的一些实施例的沿着线t
‑
t'截取的图25a的截面。图25c是根据本发明的一些实施例的沿着线u
‑
u'截取的图25a的截面。图25a
‑
图25c的许多元素类似于先前描述的那些。因此，将省略对其的进一步描述。
[0220]
参考图25a和图25b，场板2510可以部署在漏极接合焊盘1240和栅极互连件625和/或栅极指610之间的电介质层1230内。场板2510可以包含金属或其它高导电材料，包括例如铜、金和/或复合金属。场板2510可以用于减小形成在漏极接合焊盘1240和栅极互连件625和/或栅极指610之间的电容。类似地，如图25a和图25c中所示，场板2510可以部署在栅极接合焊盘1220和漏极互连件635和/或漏极指615之间的电介质层1230内。
[0221]
在一些实施例中，场板2510可以连接到参考电压。例如，场板2510可以耦接到地电压。在一些实施例中，场板2510可以经由与晶体管装置2500的源极接触件的连接而耦接到地电压。图25a
‑
图25c中所示的场板2510的形状旨在于仅是说明性的。本发明旨在涵盖其中材料放置在接合焊盘(例如，栅极接合焊盘1220和/或漏极接合焊盘1240)与相邻互连件和/或指之间的实施例，并且不限于图25a
‑
图25c中所示的具体配置。此外，场板2510不限于图25a
‑
图25c中所示的栅极和漏极接合焊盘1220、1240、栅极/漏极互连件625、635和/或栅极/漏极指610、615的具体配置。场板2510可以用在本文描述的任何实施例中，诸如参考图17a
‑
图21c所述的实施例中。
[0222]
本文描述的发明是技术独立的，这意味着它可以应用于ldmos、gan和其它高功率rf晶体管技术。虽然参考ldmos和hemt结构说明了本发明的实施例，但是本发明构思不限于这样的装置。因此，本发明的实施例可以包括具有多个单位单元和控制电极的其它晶体管装置。本发明的实施例可以适用于需要更宽的控制电极并且存在装置的多个单位单元的任何晶体管装置。因此，例如，本发明的实施例可以适用于使用sic、gan、gaas、硅等制造的各种类型的装置，诸如mesfet、mmic、sit、ldmos、bjt、phemt等。
[0223]
本文已经结合以上描述和附图公开了许多不同的实施例。应当理解，字面上描述和说明这些实施例的每个组合和子组合将是过度重复和混淆的。因此，本说明书、包括附图应被理解为构成对本文所述的实施例的所有组合和子组合以及制造和使用它们的方式和过程的完整书面描述，并应支持对任何此类组合或子组合的权利主张。
[0224]
应理解，尽管术语第一、第二等在本文中可以用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一种元件与另一种元件区分开来。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联所列项目的任何和所有组合。
[0225]
本文使用的术语仅用于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确指示。将进一步理解，术语“包括”、“包括有”、“包含”和/或“包含有”在本文中使用时，指定所述特征、整数、步骤、操作、元素和/或组件的存在，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元素、组件和/或它们的组。
[0226]
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。应进一步理解，本文中使用的术语应被理解为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且除非在本文中明确如此定义，否则不应以理想化或过于正式的含义来解释。
[0227]
应当理解，当诸如层、区域或衬底之类的元件被称为在另一个元件“上”或“延伸到另一个元件上”时，它可以直接在另一个元件上或直接延伸到另一个元件上或也可以存在介于中间的元件。相反，当一个元件被称为“直接在”另一个元件上或“直接延伸到另一个元件上”时，不存在介于中间的元件。还应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可以存在介于中间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在介于中间的元件。
[0228]
本文可以使用诸如“下方”或“上方”或“上”或“下”或“水平”或“横向”或“垂直”这样的相对术语来描述如图中所示的一个元件、层或区域与另一个元件、层或区域的关系。应当理解，这些术语旨在涵盖除图中描绘的取向之外的装置的不同取向。
[0229]
本文参考作为本发明的理想化实施例(和中间结构)的示意图的截面图来描述本发明的实施例。为清楚起见，图中的层和区域的厚度可能被夸大。此外，可以预期到由于例如制造技术和/或容差而导致的与图示形状的偏离。因此，本发明的实施例不应被理解为限于本文中所示的区域的特定形状，而是包括例如由制造导致的形状偏差。
[0230]
在附图和说明书中，已经公开了本发明的典型实施例，并且虽然采用了特定术语，
然而这些术语在一般和描述性意义上使用且不用于限制性目的，本发明的范围在权利要求中被阐述。