存储单元、掩膜版以及SRAM器件的制作方法

存储单元、掩膜版以及sram器件
技术领域
1.本技术实施例涉及半导体制造领域，尤其涉及一种存储单元、掩膜版以及sram器件。


背景技术：

2.在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。
3.一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(sram，static random access memory)、动态随机存储器(dram，dynamic random access memory)、可擦除可编程只读存储器(eprom，erasable programmable read-only memory)、电可擦除可编程只读存储器(eeprom，electrically erasable programmable read-only)和闪存(flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。
4.sram单元具有在不需要刷新的情况下保存数据的优点。随着对集成电路速度的要求越来越高，sram单元的读取速度和写入速度也变得更加重要。此外，分别需要足够的读裕度和写裕度来实现可靠的读写操作。然而，随着已经非常小的sram单元的持续缩小，这些要求变得越来越苛刻。


技术实现要素：

5.本技术实施例解决的问题是提供一种存储单元、掩膜版以及sram器件，提升器件的电学性能。
6.为解决上述问题，本技术实施例提供一种存储单元，包括：基底，所述基底包括沿第一方向并行排布的电源区、位线区和接地区，且在第二方向上，所述位线区位于所述电源区和接地区之间，所述第二方向和第一方向垂直；位线金属层，位于所述位线区，且位线金属层沿所述第一方向延伸；多个分立的接地金属层，沿第一方向排布于所述接地区；多个分立的电源金属层，沿第一方向排布于所述电源区。
7.相应的，本技术实施例还提供一种掩膜版，用于形成存储单元，所述存储单元包括半导体结构，所述半导体结构包括：基底，所述基底包括沿第一方向并行排布的电源区、位线区和接地区，且在第二方向上，所述位线区位于所述电源区和接地区之间，所述第二方向和第一方向垂直；所述掩膜版，其特征在于，包括：位线金属图形，用于在所述位线区中形成
沿第一方向延伸的位线金属层；多个间隔排布的接地金属图形，用于在所述接地区中形成多个沿第一方向分立的接地金属层；多个间隔排布的电源金属图形，用于在所述电源区中形成多个沿第一方向分立的电源金属层。
8.相应的，本技术实施例还提供一种掩膜版，用于形成存储单元，所述存储单元包括半导体结构，所述半导体结构包括：基底，所述基底包括沿第一方向并行排布的电源区、位线区和接地区，且在第二方向上，所述位线区位于所述电源区和接地区之间，所述第二方向和第一方向垂直；接地金属层，位于所述接地区，且沿所述第一方向延伸；位线金属层，位于所述位线区，且沿所述第一方向延伸；多个分立的电源金属层，沿第一方向排布于所述电源区；第一通孔互连结构，位于所述接地金属层、位线金属层以及多个分立的电源金属层上；第一金属层，位于所述第一通孔互连结构上；第二通孔互连结构，位于所述第一金属层上；所述掩膜版，其特征在于，包括：互连图形，用于形成第二金属层，且所述第二金属层位于所述电源区的所述第二通孔互连结构上，所述第二金属层同时与多个所述第二通孔互连结构连接。
9.相应的，本技术实施例还提供一种sram器件，包括本技术实施例所述的存储单元。
10.与现有技术相比，本技术实施例的技术方案具有以下优点：
11.本技术实施例所提供的存储单元包括：基底，所述基底包括沿第一方向并行排布的电源区、位线区和接地区，且在第二方向上，所述位线区位于所述电源区和接地区之间，所述第二方向和第一方向垂直；位线金属层，位于所述位线区，且位线金属层沿所述第一方向延伸；多个分立的接地金属层，沿第一方向排布于所述接地区；多个分立的电源金属层，沿第一方向排布于所述电源区。与所述电源区中的电源金属层为连续的金属层的情况相比，本技术实施例中，在所述第一方向上，多个电源金属层间隔排布，所述电源金属层呈岛状(island)，与位线金属层之间的空间更大，从而多个间隔排布的电源金属层与位线金属层的电容耦合效应较弱，在存储单元工作时，能够降低存储单元的rc延迟，提高存储单元的读取性能。
12.可选方案中，所述电源区、位线区和接地区作为单元区，所述基底包括矩阵式间隔排布的多个所述单元区，且相邻所述单元区中的所述电源区在所述第二方向上相邻，且两个所述电源区中的所述电源金属层在所述第一方向上相互错开；且两个所述电源区中的所述电源金属层在所述第二方向上相间隔。与电源区中的所述电源金属层为连续的金属层的情况相比，因为所述电源区中的多个所述电源金属层沿第一方向间隔排布，因此一个电源区中的所述电源金属层对与其相邻的所述电源区中的所述位线金属层的空间较大，相应的，一个电源区中的所述电源金属层对与其相邻的所述电源区中的所述电源金属层的电容耦合效应较弱，在存储单元工作时，能够降低存储单元的rc延迟，提高存储单元的读取性能。
附图说明
13.图1是一种存储单元的结构示意图；
14.图2是图1在aa处的剖面图；
15.图3是本技术存储单元一实施例的结构示意图；
16.图4是图3在aa处的剖面图；
17.图5是本技术半导体结构一实施例的结构示意图；
18.图6是图5在bb处的剖面图；
19.图7是本技术掩膜版一实施例的结构示意图；
20.图8是本技术半导体结构另一实施例的示意图；
21.图9为图8在cc处的剖面图；
22.图10为本技术掩膜版又一实施例的示意图。
具体实施方式
23.目前所形成的器件仍有性能不佳的问题。现结合一种存储单元的结构分析器件性能不佳的原因。
24.参考图1和图2，是一种存储单元的结构示意图。
25.如图1所示，所述存储单元包括：基底1，所述基底1包括沿第一方向x并行排布的电源区i、位线区ii和接地区iii，且在第二方向y上，所述位线区ii位于所述电源区i和接地区iii之间，所述第二方向y和第一方向x垂直；位线金属层10，位于所述位线区ii，且位线金属层10沿第一方向x延伸；接地金属层11，位于所述接地区iii，且接地金属层11沿第一方向x间隔排布；电源金属层12，沿第一方向x排布于所述电源区i。
26.如图2所示，图2为图1在aa处的剖面图，所述存储单元包括：栅极结构(图中未示出)，位于所述位线区ii和所述接地区iii之间，以及所述电源区i和所述位线区ii之间。源漏掺杂层2，位于所述栅极结构两侧的所述基底1上；源漏插塞3，位于所述源漏掺杂层2上；插塞互连结构4，位于所述源漏插塞3上。
27.电源区i中的所述电源金属层12，在第一方向上贯穿所述电源区i，随着存储技术的发展，存储单元的集成度越来越高，存储单元的读取速度和写入速度越来越快。
28.但是，存储单元集成度的提高，相应的导致存储单元中相邻器件的间隔越来越小，例如图1中，在第二方向y上，位线金属层10和电源金属层12之间的间隔越来越小，在存储单元工作时，位线金属层10和电源金属层12之间的电容耦合效应越来越强，导致存储单元的rc延迟较大，sram的读取速度过慢。
29.为了解决所述技术问题，本技术实施提出一种存储单元，所述存储单元包括：基底，所述基底包括沿第一方向并行排布的电源区、位线区和接地区，且在第二方向上，所述位线区位于所述电源区和接地区之间，所述第二方向和第一方向垂直；位线金属层，位于所述位线区，且位线金属层沿所述第一方向延伸；多个分立的接地金属层，沿第一方向排布于所述接地区；多个分立的电源金属层，沿第一方向排布于所述电源区。
30.本技术实施例所提供的存储单元包括：基底，所述基底包括沿第一方向并行排布的电源区、位线区和接地区，且在第二方向上，所述位线区位于所述电源区和接地区之间，所述第二方向和第一方向垂直；位线金属层，位于所述位线区，且位线金属层沿所述第一方向延伸；多个分立的接地金属层，沿第一方向排布于所述接地区；多个分立的电源金属层，沿第一方向排布于所述电源区。与所述电源区中的电源金属层为连续的金属层的情况相比，本技术实施例中，在所述第一方向上，多个电源金属层间隔排布，所述电源金属层呈岛状(island)，与位线金属层之间的空间更大，从而多个间隔排布的电源金属层与位线金属层的电容耦合效应较弱，在存储单元工作时，能够降低存储单元的rc延迟，提高存储单元的
读取性能。
31.为使本技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本技术的具体实施例做详细的说明。
32.相应的，参考图3和图4，本发明实施例，还提供一种存储单元，图3是本技术半导体结构实施例的结构示意图，图4为图3在aa处的剖面图。
33.所述存储单元包括半导体结构，所述半导体结构包括：基底，所述基底包括沿第一方向x并行排布的电源区i、位线区ii和接地区iii，且在第二方向y上，所述位线区ii位于所述电源区i和接地区iii之间，所述第二方向y和第一方向x垂直；位线(bit line，bl)金属层302，位于所述位线区ii，且位线金属层302沿所述第一方向x延伸；多个分立的接地金属层301(vss电源布线)，沿第一方向排布于所述接地区iii；多个分立的电源金属层303(vdd电源布线)，沿第一方向x排布于所述电源区i。
34.本发明实施例所提供的半导体结构中，与所述电源区i中的电源金属层为连续的金属层的情况相比，本技术实施例中，在所述第一方向x上，多个电源金属层303间隔排布，所述电源金属层呈岛状(island)，与位线金属层302之间的空间更大，从而多个间隔排布的电源金属层303与位线金属层302的电容耦合效应较弱，在存储单元工作时，能够降低存储单元的rc延迟，提高存储单元的读取性能。
35.本实施例以存储单元中的晶体管为鳍式场效应晶体管(finfet)为例，基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，存储单元中的晶体管还可以为全环栅场效应晶体管(gaa)，相应的所述基底包括衬底和在衬底表面法线方向上悬空间隔排布的多个沟道层。
36.本实施例中，以存储单元为六晶体管静态随机存取存储器(six-transistor sram，6t-sram)为例。相应的所述存储单元包括：上拉晶体管(pull-up transistor，pu)、下拉晶体管(pull-down transistor，pd)以及传输门晶体管(pass-gate transistor，pg)。
37.具体的，上拉晶体管为p型金属氧化物半导体(p-type metal oxide semiconductor，pmos)晶体管所组成，下拉晶体管和传送晶体管为n型金属氧化物半导体(n-type metal oxide semiconductor，nmos)晶体管所组成。
38.本实施例中，所述衬底100为后续存储单元形成提供工艺平台。
39.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
40.需要说明的是，所述电源区i、位线区ii和接地区iii作为单元区。
41.本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
42.在半导体结构工作时，所述栅极结构108(如图3所示)用于控制沟道的开启与断开。
43.具体的，所述栅极结构108横跨所述鳍部101，且栅极结构覆盖鳍部101的部分侧壁和顶壁。
44.本实施例中，栅极结构108为金属栅极结构，包括功函数层(图中未示出)和位于所述功函数层上的金属栅极层(图中未示出)。其他实施例中，所述栅极结构还可以为多晶硅栅极结构。
45.当所述晶体管为nmos时，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当所述晶体管为pmos时，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
46.本实施例中，所述金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料还可以包括w。
47.具体的，所述半导体结构还包括：栅介质层(图未示)，位于所述栅极结构108和所述鳍部之间。
48.栅介质层用于电隔离栅极结构108与鳍部101。需要说明的是，栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
49.所述栅介质层的材料为hfo2。其他实施例中，栅介质层的材料还可以为zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
50.在半导体结构工作时，源漏掺杂层102用于为沟道提供应力，提高沟道中载流子的迁移速率。
51.上拉晶体管为p型金属氧化物半导体(p-type metal oxide semiconductor，pmos)晶体管所组成。在半导体结构工作时，源漏掺杂层102为栅极下方的沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率，相应的，上拉晶体管的源漏掺杂层102中掺杂p型离子，p型离子包括b、ga和in中的一种或多种。
52.下拉晶体管和传送晶体管为n型金属氧化物半导体(n-type metal oxide semiconductor，nmos)晶体管所组成。在半导体结构工作时，源漏掺杂层102为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率，相应的，下拉晶体管和传送晶体管的源漏掺杂层102中掺杂n型离子，n型离子包括p、as和sb中的一种或多种。
53.所述半导体结构还包括：层间介质层105，位于所述栅极结构108的侧壁，且所述层间介质层105的顶面低于或齐平于所述栅极结构108的顶面。
54.层间介质层105用于电隔离相邻器件。本实施例中，所述层间介质层105的材料为绝缘材料。
55.具体的，所述层间介质层105的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层105的工艺难度和工艺成本。
56.所述半导体结构还包括：第一介电层106，位于所述栅极结构108和所述层间介质层105上。
57.所述第一介电层106和层间介质层105用于电隔离相邻器件。
58.本实施例中，第一介电层106的材料为绝缘材料。具体的，第一介电层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层106的工艺难度和工艺成本。
59.源漏插塞103贯穿所述第一介电层106和层间介质层105，与源漏掺杂层102连接。
60.具体的，位于所述电源区i中的电源金属层303通过所述源漏插塞103与源漏掺杂层102中的漏极(source)连接，位于所述接地区iii中的接地金属层301通过所述源漏插塞103与下拉晶体管的源漏掺杂层102中的漏极(drain)连接。
61.本实施例中，所述源漏插塞103的材料为导电材料。具体的，所述导电材料包括w或co。本实施例中，所述源漏插塞103的材料为w，w的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
62.所述半导体结构还包括：第二介电层107，位于所述源漏插塞103和第一介电层106上。
63.本实施例中，第二介电层107的材料为绝缘材料。具体的，第二介电层107的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二介电层107的工艺难度和工艺成本。
64.所述半导体结构还包括：插塞互连结构104，贯穿所述第二介电层107与所述源漏插塞103连接。
65.本实施例中，所述插塞互连结构104的材料为导电材料。具体的，所述导电材料包括w、co和cu中的一种或多种。本实施例中，所述插塞互连结构104的材料为cu，cu的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
66.本实施例中，所述半导体结构还包括：第三介电层109，位于所述插塞互连结构104和第二介电层107上。
67.本实施例中，第三介电层109的材料为绝缘材料。具体的，第三介电层109的材料包括氧化硅。
68.所述电源金属层303贯穿电源区i中的所述第三介电层109，与所述插塞互连结构104连接。
69.电源金属层303为存储器件的vdd电源布线。
70.具体的，所述电源金属层303的材料包括：cu、w和co中的一种或多种。本实施例中，所述电源金属层303的材料包括：cu。
71.具体的，所述电源区i中的所述电源金属层303与6t-sram中的上拉晶体管的漏极(drain)连接。本实施例中，电源金属层303仅示出了三个。其他实施例中，电源金属层的数量不限于三个。
72.所述位线金属层302贯穿位线区ii中的所述第三介电层109，通过所述插塞互连结构104连接与传输门晶体管的漏极连接。
73.所述位线金属层302作为读端口位线(bl)或者互补读端口位线(blb)。
74.具体的，所述位线金属层302的材料包括：cu、w和co中的一种或多种。本实施例中，所述位线金属层302的材料包括：cu。
75.所述接地金属层301贯穿位线区ii中的所述第三介电层109，与所述插塞互连结构104连接。
76.所述接地金属层301为存储单元的vss电源布线。
77.具体的，所述接地金属层301的材料包括：cu、w和co中的一种或多种。本实施例中，所述接地金属层301的材料包括：cu。
78.需要说明的是，所述接地金属层301和电源金属层303在第二方向y上相对应。
79.需要说明的是，所述存储单元包括：多个分立的字线金属层304，沿第一方向x排布于所述接地区iii，所述字线金属层304与所述接地金属层301相间隔。
80.所述字线金属层304贯穿接地区iii中的所述第三介电层109，与所述插塞互连结构104连接。
81.所述字线金属层304用于与传输门晶体管的栅极结构108连接。
82.具体的，所述字线金属层304的材料包括：cu、w和co中的一种或多种。本实施例中，所述字线金属层304的材料包括：cu。
83.需要说明的是，在第一方向x上，相邻所述电源金属层303的间隔与所述电源金属层303的尺寸的数值比例不宜过大也不宜过小。若所述数值比例过大，也就是说，形成的所述电源金属层303在第一方向x上的尺寸过小，随着存储单元的尺寸越来越小，形成所述电源金属层303的过程中即使存在微小的套刻误差易导致电源金属层303仅与部分所述插塞互连结构104接触，在极端情况下甚至不与所述插塞互连结构104接触，导致电源金属层303与所述插塞互连结构104的接触电阻较大或者断路，导致存储单元的电流性能较差。若所述数值比例过小，相应的电源金属层303在第一方向x上的尺寸过大，相邻电源金属层在第一方向x上的间隔较小，与电源金属层303连续贯穿所述电源区i的情况相比，所述电源金属层303与所述位线金属层302的电容耦合降低不显著，不易缓解存储单元的rc延迟，导致存储单元的读取速率较慢。本实施例中，第一方向x上，相邻所述电源金属层303的间隔与所述电源金属层303的尺寸的数值比例为1至1.5。
84.本实施例中，所述电源区i、位线区ii和接地区iii作为单元区，所述基底包括矩阵式间隔排布的多个所述单元区，且相邻所述单元区中的所述电源区i在所述第二方向y上相邻，且两个所述电源区i中的所述电源金属层303在所述第一方向x上相互错开；且两个所述电源区i中的所述电源金属层303在所述第二方向y上相间隔；或者，相邻所述单元区中的所述接地金属层301在所述第二方向y上相邻。
85.与电源区中的所述电源金属层为连续的金属层的情况相比，因为多个分立的电源金属层303，沿第一方向x排布于所述电源区i，因此一个电源区i中的所述电源金属层303对与其相邻的所述电源区i中的所述位线金属层302的空间较大，相应的，一个电源区i中的所述电源金属层303对与其相邻的所述电源区i中的所述电源金属层303的电容耦合效应较弱，在存储单元工作时，能够降低存储单元的rc延迟，提高存储单元的读取性能。
86.需要说明的是，在相邻两个所述单元区中，一个单元区中的位线金属层302为读端口位线(bl)，另一个单元区中位线金属层302为互补读端口位线(blb)。
87.需要说明的是，在所述第二方向y上，相邻两个所述电源区i中的所述电源金属层303的间隔不宜过大也不宜过小。若相邻所述单元区中，所述电源金属层303的间隔过大，不利于提高存储单元的集成度，导致存储单元的能耗较高。若相邻所述单元区中，所述电源金属层303的间隔过小，相邻所述单元区中的电源金属层303之间的电容耦合效应较大，相应的存储单元的rc延迟较为严重，存储单元的读取速率过慢；且若相邻所述单元区中，所述电源金属层303的间隔过小，相邻所述单元区中的所述电源金属层303的易桥接，导致半导体结构的电学性能不佳。本实施例中，在所述第二方向y上，相邻两个所述电源区i中的所述电源金属层303的间隔为工艺平台中的最小间距。
88.所述存储单元包括：第一通孔互连结构110，位于所述位线金属层302、多个分立的接地金属层301、电源金属层303以及字线金属层304上。
89.所述第一通孔互连结构110用于将位线金属层302、多个分立的接地金属层301、电
源金属层303以及字线金属层304与后段金属连接。
90.本实施例中，所述第一通孔互连结构110的材料包括：w、co和cu中的一种或多种。
91.所述存储单元包括：第四介电层111，位于所述第一通孔互连结构110露出的所述位线金属层302、所述第三介电层109、多个分立的接地金属层301、电源金属层303以及字线金属层304上。
92.第四介电层111用于电隔离第一通孔互连结构110。
93.本实施例中，第四介电层111的材料为绝缘材料。具体的，第四介电层111的材料包括氧化硅。
94.所述存储单元包括：第一金属层113，位于所述第一通孔互连结构110上以及部分所述第四介电层111上。
95.所述第一金属层113用于将第一通孔互连结构110与后段金属进行连接。
96.本实施例中，所述第一金属层113的材料包括：w、co和cu中的一种或多种。
97.所述存储单元包括：第五介电层112，位于所述第一金属层113露出的所述第四介电层111上。第五介电层112用于电隔离第一金属层113。
98.本实施例中，第五介电层112的材料为绝缘材料。具体的，第五介电层112的材料包括氧化硅。
99.所述存储单元包括：第二通孔互连结构114，位于所述第一金属层113上。
100.所述第二通孔互连结构114用于将第一金属层113与后段金属连接。
101.本实施例中，所述第二通孔互连结构114的材料包括：w、co和cu中的一种或多种。
102.所述存储单元包括：第六介电层115，位于第二通孔互连结构114露出的所述第一金属层113以及所述第五介电层112上。第六介电层115用于电隔离第二通孔互连结构114。
103.本实施例中，第六介电层115的材料为绝缘材料。具体的，第六介电层115的材料包括氧化硅。
104.所述存储单元包括：第二金属层116，位于所述电源区i的所述第二通孔互连结构114上以及第二通孔互连结构114侧部部分所述第六介电层115上。
105.与电源区中的电源金属层分别与外部电路(periphery)连接的情况相比，本技术实施例中，第二金属层116，用于将多个所述第二通孔互连结构114同时与外部电路进行连接，从而电源区i中的多个电源金属层303能够同时与外部电路连接，有利于简化存储单元的结构，提高存储单元的集成度，使得存储单元能够更好的被外部电路驱动。
106.本实施例中，所述第二金属层116的材料包括：w、co和cu中的一种或多种。
107.本实施例中，所述基底包括矩阵式间隔排布的多个所述单元区，相应的，所述第二金属层116同时与相邻的两个所述单元区中的所述电源区i的所述第二通孔互连结构114连接。
108.需要说明的是，所述第二金属层116还位于所述接地区iii的所述第二通孔互连结构114上以及第二通孔互连结构114侧部部分所述第六介电层115上。
109.所述第二金属层116还用于将接地区iii中的字线金属层304和接地金属层301同时与外部电路连接，有利于简化存储单元的结构，提高存储单元的集成度，使得存储单元能够更好的被外部电路驱动。
110.所述存储单元包括：第七介电层117，位于所述第二金属层116露出的所述第六介
电层115上。
111.所述第七介电层117用于电隔离第二金属层116。
112.本实施例中，第七介电层117的材料为绝缘材料。具体的，第七介电层117的材料包括氧化硅。
113.本技术还提供一种sram器件的结构。本实施例中，sram器件包括多个本技术实施例的存储单元。sram器件具有低rc延迟，高速的读取性能。
114.本实施例中，存储单元广泛应用于pc、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
115.本发明实施，还提供一种掩膜版。结合图5至图7，对掩膜版进行详细的说明，图5是本技术半导体结构的结构示意图，图6为图5中bb处的剖面图，图7是本技术掩膜版一实施例的结构示意图。
116.所述掩膜版用于形成存储单元，所述存储单元包括半导体结构，所述半导体结构包括：基底，所述基底包括沿第一方向x并行排布的电源区i、位线区ii和接地区iii，且在第二方向y上，所述位线区ii位于所述电源区i和接地区iii之间，所述第二方向y和第一方向x垂直；
117.所述掩膜版，包括：位线金属图形201，用于在所述位线区ii中形成沿第一方向x延伸的位线(bit line，bl)金属层；多个间隔排布的接地金属图形202，用于在所述接地区iii中形成多个沿第一方向x分立的接地金属层(vss电源布线)；多个间隔排布的电源金属图形203，用于在所述电源区i中形成多个沿第一方向x分立的电源金属层(vdd电源布线)。
118.所述基底包括沿第一方向x并行排布的电源区i、位线区ii和接地区iii，且在第二方向y上，所述位线区ii位于所述电源区i和接地区iii之间，所述第二方向y和第一方向x垂直，位线金属图形201，用于在所述位线区ii中形成沿第一方向x延伸的位线金属层；多个间隔排布的接地金属图形202，用于在所述接地区iii中形成多个沿第一方向x分立的接地金属层；多个间隔排布的电源金属图形203，用于在所述电源区i中形成多个沿第一方向x分立的电源金属层。与所述电源区中的电源金属层为连续的金属层的情况相比，本技术实施例中，所述电源区i中，在所述第一方向x上，多个电源金属层间隔排布，所述电源金属层呈岛状(island)，与位线金属层之间的空间更大，从而多个间隔排布的电源金属层与位线金属层的电容耦合效应较弱，在存储单元工作时，能够降低存储单元的rc延迟，提高存储单元的读取性能。
119.所述存储单元还包括：栅极结构108，位于所述位线区ii和所述接地区iii之间，以及所述电源区i和所述位线区ii之间；源漏掺杂层102，位于所述栅极结构108两侧的所述基底上；源漏插塞103，位于所述源漏掺杂层102上；插塞互连结构104，位于所述源漏插塞103上。
120.本实施例以存储单元中的晶体管为鳍式场效应晶体管(finfet)为例，基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，存储单元中的晶体管还可以为全环栅场效应晶体管(gaa)，相应的所述基底包括衬底和在衬底表面法线方向上悬空间隔排布的多个沟道层。
121.本实施例中，以存储单元为六晶体管静态随机存取存储器(six-transistor sram，6t-sram)为例。相应的所述存储单元包括：上拉晶体管(pull-up transistor，pu)、下
拉晶体管(pull-down transistor，pd)以及传输门晶体管(pass-gate transistor，pg)。
122.具体的，上拉晶体管为p型金属氧化物半导体(p-type metal oxide semiconductor，pmos)晶体管所组成，下拉晶体管和传送晶体管为n型金属氧化物半导体(n-type metal oxide semiconductor，nmos)晶体管所组成。
123.本实施例中，所述衬底100为后续存储单元形成提供工艺平台。
124.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
125.需要说明的是，将所述电源区i、位线区ii和接地区iii作为单元区。
126.本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
127.在半导体结构工作时，所述栅极结构108(如图6所示)用于控制沟道的开启与断开。
128.具体的，所述栅极结构108横跨所述鳍部101，且栅极结构108覆盖鳍部101的部分侧壁和顶壁。
129.本实施例中，栅极结构108为金属栅极结构，包括功函数层(图中未示出)和位于所述功函数层上的金属栅极层(图中未示出)。其他实施例中，所述栅极结构还可以为多晶硅栅极结构。
130.当所述晶体管为nmos时，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当所述晶体管为pmos时，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
131.本实施例中，所述金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料还可以包括w。
132.在半导体结构工作时，源漏掺杂层102用于为沟道提供应力，提高沟道中载流子的迁移速率。
133.上拉晶体管为p型金属氧化物半导体(p-type metal oxide semiconductor，pmos)晶体管所组成。在半导体结构工作时，源漏掺杂层102为栅极下方的沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率，相应的，上拉晶体管的源漏掺杂层102中掺杂p型离子，p型离子包括b、ga和in中的一种或多种。
134.下拉晶体管和传送晶体管为n型金属氧化物半导体(n-type metal oxide semiconductor，nmos)晶体管所组成。在半导体结构工作时，源漏掺杂层102为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率，相应的，下拉晶体管和传送晶体管的源漏掺杂层102中掺杂n型离子，n型离子包括p、as和sb中的一种或多种。
135.所述半导体结构还包括：层间介质层105，位于所述栅极结构108的侧壁，且所述层间介质层105的顶面低于或齐平于所述栅极结构108的顶面。
136.层间介质层105用于电隔离相邻器件。本实施例中，所述层间介质层105的材料为绝缘材料。具体的，所述层间介质层105的材料包括氧化硅。
137.所述半导体结构还包括：第一介电层106，位于所述栅极结构108和所述层间介质层105上。
138.所述第一介电层106和层间介质层105用于电隔离相邻器件。
139.本实施例中，第一介电层106的材料为绝缘材料。具体的，第一介电层106的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层106的工艺难度和工艺成本。
140.源漏插塞103贯穿所述第一介电层106和层间介质层105，与源漏掺杂层102连接。
141.具体的，位于所述电源区i中依据电源金属图形203形成的所述电源金属层通过所述源漏插塞103与源漏掺杂层102中的漏极(source)连接，位于所述接地区iii中依据接地金属图形202形成的所述接地金属层通过所述源漏插塞103与下拉晶体管的源漏掺杂层102中的漏极(drain)连接。
142.本实施例中，所述源漏插塞103的材料为导电材料。具体的，所述导电材料包括w或co。本实施例中，所述源漏插塞103的材料为w，w的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
143.所述半导体结构还包括：第二介电层107，位于所述源漏插塞103和第一介电层106上。
144.本实施例中，第二介电层107的材料为绝缘材料。具体的，第二介电层107的材料包括氧化硅。
145.所述半导体结构还包括：插塞互连结构104，贯穿所述第二介电层107与所述源漏插塞103连接。
146.本实施例中，所述插塞互连结构104的材料为导电材料。具体的，所述导电材料包括w、co和cu中的一种或多种。本实施例中，所述插塞互连结构104的材料为cu，cu的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
147.本实施例中，所述半导体结构还包括：第三介电层109，位于所述插塞互连结构104和第二介电层107上。
148.本实施例中，第三介电层109的材料为绝缘材料。具体的，第三介电层109的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料。
149.所述掩膜版包括：位线金属图形201，用于在所述位线区ii中形成沿第一方向x延伸的位线金属层；多个相间隔排布的接地金属图形202，用于在所述接地区iii中形成多个沿第一方向x分立的接地金属层；多个间隔排布的电源金属图形203，用于在所述电源区i中形成多个沿第一方向分立的电源金属层。
150.电源金属图形203用于形成电源金属层，所述电源金属层贯穿电源区i中的所述第三介电层109，与所述插塞互连结构104连接。
151.电源金属层为存储单元的vdd电源布线。
152.依据所述电源金属图形203形成的所述电源金属层用于与所述上拉晶体管连接。具体的，所述电源金属层与上拉晶体管的漏极(drain)连接。
153.所述位线金属图形201用于形成位线金属层，所述位线金属层贯穿所述位线区ii中的所述第三介电层109，与所述插塞互连结构104连接。
154.所述位线金属层用于作为读端口位线(bl)或者互补读端口位线(blb)。所述位线金属图形201用于和源漏掺杂层102的漏极(drain)连接。
155.所述接地金属图形202用于形成接地金属层，所述接地金属层贯穿所述接地区iii中的所述第三介电层109，与所述插塞互连结构104连接。
156.所述接地金属层为存储单元的vss电源布线。
157.本实施例中，所述接地金属图形202和电源金属图形203在垂直于所述位线金属图形201的方向上相对应。
158.所述掩膜版还包括：字线金属图形204，与所述接地金属图形202相间隔，用于在所述接地区iii中形成多个沿第一方向x分立的字线金属层，且与所述接地金属层相间隔。所述字线金属层贯穿所述接地区iii中的所述第三介电层109，与所述插塞互连结构104连接。
159.所述字线金属层用于与栅极结构108连接。
160.需要说明的是，所述掩膜版中，在所述位线金属图形201的延伸方向上，相邻所述电源金属图形203的间隔与所述电源金属图形203的尺寸的数值比例不宜过大也不宜过小。若所述数值比例过大，也就是说，所述电源金属图形203在所述位线金属图形201的延伸方向上过小，相应的形成的所述电源金属层在第一方向x上的尺寸过小，随着存储单元的尺寸越来越小，以所述掩膜版为掩膜刻蚀所述第三介电层109，形成开口的过程中，即使所述掩膜版存在微小的套刻误差，所述开口易露出部分所述插塞互连结构104，在极端情况下甚至不露出所述插塞互连结构104，相应的形成在所述开口中的电源金属层与所述插塞互连结构104的接触电阻较大或者断路，导致半导体结构的电流性能较差。若所述数值比例过小，所述电源金属图形203在所述位线金属图形201的延伸方向上过大，相应的，电源金属层在第一方向x上的尺寸过大，相邻电源金属层在第一方向x上的间隔较小，与电源金属层连续贯穿所述电源区i的情况相比，所述电源金属层与所述位线金属层的电容耦合降低不显著，不易缓解存储单元的rc延迟，导致存储单元的读取速率较慢。本实施例中，在所述位线金属图形201的延伸方向上，相邻所述电源金属图形203的间隔与所述电源金属图形203的尺寸的数值比例1至1.5。
161.本实施例中，所述位线金属图形201、多个间隔排布的接地金属图形202以及多个间隔排布的电源金属图形203作为单元图形，所述掩膜版包括矩阵式间隔排布的多个所述单元图形，在垂直于所述位线金属图形201的延伸方向上，两个所述单元图形中的所述电源金属图形203相间隔；在所述位线金属图形201的延伸方向上，两个所述单元图形中的所述电源金属图形203相互错开。
162.相应的，依据所述掩膜版设置为在存储单元中，使形成在两个所述电源区i中的所述电源金属层在所述第一方向x上相互错开，且两个所述电源区i中的所述电源金属层在所述第二方向y上相间隔。与电源区中的所述电源金属层为连续的金属层的情况相比，因为所述电源区i中的多个所述电源金属层沿第一方向间隔排布，因此一个电源区i中的所述电源金属层对与其相邻的所述电源区i中的所述位线金属层的空间较大，相应的，一个电源区i中的所述电源金属层对与其相邻的所述电源区i中的所述电源金属层的电容耦合效应较弱，在存储单元工作时，能够降低存储单元的rc延迟，提高存储单元的读取性能。
163.需要说明的是，在相邻两个所述单元区中，一个单元区中的位线金属层为读端口位线(bl)，另一个单元区中的位线金属层为互补读端口位线(blb)。
164.参考图8至图10，本技术实施例还提供另一种掩膜版，本实施例中掩膜版形成的膜层位于前一实施例中提及的电源金属层、位线金属层以及接地金属层上方，图8为本技术半
导体结构实施例的示意图，图9为图8在cc处的剖面图，图10为本技术掩膜版又一实施例的示意图。
165.掩膜版用于形成存储单元，所述存储单元包括半导体结构，所述半导体结构包括：基底，所述基底包括沿第一方向x并行排布的电源区i、位线区ii和接地区iii，且在第二方向y上，所述位线区ii位于所述电源区i和接地区iii之间，所述第二方向y和第一方向x垂直；接地金属层301，位于所述接地区iii，且沿所述第一方向x延伸；位线金属层302，位于所述位线区ii，且沿所述第一方向x延伸；多个分立的电源金属层303，沿第一方向x排布于所述电源区i；第一通孔互连结构110，位于所述位线金属层302、多个分立的接地金属层301、电源金属层303以及字线金属层304上；第一金属层113，位于所述第一通孔互连结构110上；第二通孔互连结构114，位于所述第一金属层113上。
166.所述掩膜版，包括：互连图形400(如图10所示)，用于形成第二金属层，且所述第二金属层位于所述电源区i的所述第二通孔互连结构114上，所述第二金属层同时与多个所述第二通孔互连结构114连接。
167.本实施例中，多个分立所述电源金属层303沿第一方向x间隔排布，在所述第一方向上，所述电源金属层303之间不存在金属，因此在所述第一方向x上间隔排布的多个电源金属层303与位线金属层302的电容耦合效应较弱，能够降低存储单元的rc延迟，提高存储单元的读取性能。因为所述电源金属层303为分立的多个，所述第一通孔互连结构110位于所述电源金属层303上，所述第一金属层113位于所述第一通孔互连结构110上，所述第二通孔互连结构114位于所述第一金属层113上，所述掩膜版中的互连图形400用于形成第二金属层，所述第二金属层通过第二通孔互连结构114、第一金属层113、第一通孔互连结构110与所述电源区i中的多个电源金属层303同时连接，与电源区i中的电源金属层分别与外部电路(periphery)连接的情况相比，本技术实施例电源区i中的多个电源金属层303能够同时与外部电路连接，有利于简化存储单元的结构，提高存储单元的集成度，使得存储单元能够更好的被外部电路驱动。
168.所述位线区ii、接地区iii以及电源区i作为单元区，所述基底包括矩阵式间隔排布的多个所述单元区；相邻所述单元区中的所述电源区i在所述第二方向y上相邻，或者，相邻所述单元区中的所述接地区iii在所述第二方向y上相邻；两个所述电源区i中的所述电源金属层303在所述第一方向x上相互错开，且两个所述电源区i中的所述电源金属层303在所述第二方向y上相间隔，所述掩膜版设置为所述互连图形形成的第二金属层与相邻两个所述电源区i中的第二通孔互连结构114同时连接。
169.相邻所述单元区中的所述电源区i在第二方向y上相邻，依据所述互连图形形成的所述第二金属层位于两个所述电源区i上，所述第二金属层通过第二通孔互连结构114、第一金属层113、第一通孔互连结构110与所述电源区i中的多个电源金属层303同时连接，与电源区i中的电源金属层分别与外部电路连接的情况相比，本技术实施例电源区i中的多个电源金属层303能够同时与外部电路连接，有利于简化存储单元的结构，提高存储单元的集成度，使得存储单元能够更好的被外部电路驱动。
170.本实施例中，所述基底包括矩阵式间隔排布的多个所述单元区，相应的，依据互连图形形成的所述第二金属层，同时与相邻的两个所述单元区中的所述电源区i的所述第二通孔互连结构114连接。
171.需要说明的是，依据互连图形形成的所述第二金属层还用于将接地区iii中的字线金属层304和接地金属层301同时与外部电路连接，有利于简化存储单元的结构，提高存储单元的集成度，使得存储单元能够更好的被外部电路驱动。
172.所述半导体结构还包括：栅极结构108，位于所述位线区ii和所述接地区iii之间，以及所述电源区i和所述位线区ii之间；源漏掺杂层102，位于所述栅极结构两侧的所述基底上；源漏插塞103，位于所述源漏掺杂层102上；插塞互连结构104，位于所述源漏插塞103上。
173.相应的，所述接地金属层301位于所述接地区iii的所述插塞互连结构104上，所述位线金属层302位于所述位线区ii的所述插塞互连结构104上，多个分立的所述电源金属层303位于所述电源区i的所述插塞互连结构104上。
174.虽然本技术披露如上，但本技术并非限定于此。任何本领域技术人员，在不脱离本技术的精神和范围内，均可作各种更动与修改，因此本技术的保护范围应当以权利要求所限定的范围为准。