半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在集成电路制造领域，随着晶体管尺寸的不断缩小，器件的物理极限对器件制备带来的影响也越来越大，器件的特征尺寸按比例缩小也变得更加困难，其中晶体管及其电路制造领域的难度也大幅提升。
3.而为了满足要求，需要在同一衬底形成不同功能的晶体管，现有技术中，采用功函数层来调节后金属栅工艺形成的晶体管的性能，以满足不同功能晶体管的需求。
4.然而，现有的晶体管性能还有待提升。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升晶体管的性能。
6.为解决上述技术问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底上具有介质层，所述衬底包括第一区；第一开口，位于所述第一区的所述介质层内；第一功函数层，位于所述第一开口的底部和侧壁上，且所述第一功函数层的顶部表面低于所述介质层的顶部表面；第二功函数层，位于所述第一开口中的所述第一功函数层表面以及所述第一开口侧壁上，所述第二功函数层的顶部表面低于所述介质层的顶部表面且高于所述第一功函数层的顶部表面；第三功函数层，位于所述第一开口中的所述第二功函数层表面，所述第三功函数层的顶部表面与所述第二功函数层的顶部表面齐平；第四功函数层，位于所述第一开口中的所述第三功函数层表面以及所述第一开口侧壁上，所述第四功函数层的顶部表面与所述介质层的顶部表面齐平；栅极层，位于所述第一开口内。
7.可选的，所述衬底还包括第二区、第三区和第四区，所述第二区、第三区和第四区的所述介质层内分别形成有第二开口、第三开口和第四开口；所述第二功函数层还位于所述第二开口的底部和侧壁上；所述第三功函数层还位于所述第二开口和第三开口的底部和侧壁上；所述第四功函数层还位于所述第二开口、第三开口和第四开口的底部和侧壁上；所述栅极层还位于所述第二开口、第三开口和第四开口内。
8.可选的，所述第一功函数层的顶部表面距离所述衬底顶部表面的高度范围为
9.可选的，所述第二功函数层的顶部表面距离所述衬底顶部表面的高度范围为
10.可选的，所述第一功函数层、第二功函数层和第三功函数层的材料为p型功函数材料；或者，所述第一功函数层、第二功函数层和第三功函数层的材料为n型功函数材料；所述p型功函数材料包括氮化钛；所述n型功函数材料包括钛铝。
11.可选的，所述第四功函数层与所述第一功函数层、第二功函数层和第三功函数层
的功函数类型相反，所述第四功函数层的材料为n型功函数材料；或者，所述第四功函数层为p型功函数材料。
12.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有介质层，所述衬底包括第一区；在所述第一区的所述介质层内形成第一开口；在所述第一开口底部和部分侧壁上形成第一功函数层，所述第一功函数层的顶部表面低于所述介质层的顶部表面；在所述第一开口中的所述第一功函数层表面以及所述第一开口的侧壁上形成第二功函数层，所述第二功函数层的顶部表面低于所述介质层的顶部表面且高于所述第一功函数层的顶部表面；在所述第一开口中的所述第二功函数层表面形成第三功函数层，所述第三功函数层的顶部表面与所述第二功函数层的顶部表面齐平；在所述第一开口中的所述第三功函数层表面以及第一开口侧壁上形成第四功函数层；在所述第一开口内形成栅极层。
13.可选的，所述衬底还包括第二区、第三区和第四区；在所述第二区、第三区和第四区的所述介质层内分别形成第二开口、第三开口和第四开口；在所述第一开口底部和部分侧壁上形成第一功函数层时，还包括：在所述第二开口、第三开口和第四开口的底部和部分侧壁上形成第一功函数层。
14.可选的，在所述第一开口、第二开口、第三开口和第四开口的底部和部分侧壁上形成第一功函数层的方法包括：在所述第一开口、第二开口、第三开口和第四开口的底部和侧壁上、以及所述介质层上形成第一功函数材料层；在所述第一功函数材料层上形成第一牺牲材料层，所述第一牺牲材料层的顶部表面高于所述介质层的顶部表面；刻蚀所述第一牺牲材料层，至所述第一牺牲材料层的顶部表面低于所述介质层的顶部表面，形成第一牺牲层；刻蚀所述第一功函数材料层，至所述第一功函数材料层的顶部表面与所述第一牺牲层的顶部表面齐平，形成第一功函数层；去除所述第一牺牲层。
15.可选的，在所述第一开口、第二开口、第三开口和第四开口的底部和部分侧壁上形成第一功函数层之后，还包括：去除所述第二开口中的第一功函数层；在所述第一开口、第二开口、第三开口和第四开口的底部和侧壁上形成第二功函数材料层；去除所述第三开口中的第二功函数材料层和第一功函数层；在所述第一开口、第二开口、第三开口和第四开口的底部和侧壁上形成第三功函数材料层；去除所述第四开口中的所述第三功函材料层、第二功函数材料层和第一功函数层。
16.可选的，形成第二功函数层和第三功函数层的方法包括：在去除所述第四开口中的所述第三功函材料层、第二功函数材料层和第一功函数层之后，在所述第一开口、第二开口、第三开口和第四开口中形成第二牺牲材料层，所述第二牺牲材料层的顶部表面高于所述介质层的顶部表面；刻蚀所述第二牺牲材料层，至所述第二牺牲材料层的顶部表面低于所述介质层的顶部表面且高于所述第一功函数层的顶部表面，形成第二牺牲层；刻蚀所述第二功函数材料层和第三功函数材料层，至所述第二功函数材料层和所述第三功函数材料层的顶部表面与所述第二牺牲层的顶部表面齐平，形成第二功函数层和第三功函数层。
17.可选的，在所述第一开口、第二开口、第三开口和第四开口的底部和侧壁上形成第一功函数材料层之前，还包括：在所述第一开口、第二开口、第三开口和第四开口的底部和侧壁上形成栅介质层；在所述栅介质层上形成阻挡层；在所述阻挡层上形成刻蚀停止层，所述第一功函数材料层位于所述刻蚀停止层上。
18.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
19.本发明实施例提供的形成方法，一方面，形成顶部表面低于介质层顶部表面的第一功函数层，增加了第一开口顶部的宽度，增大了工艺窗口；另一方面，在第一开口中形成第二功函数层和第三功函数层的顶部表面低于介质层且高于第一功函数层的顶部表面，为在第一开口中形成栅极层提供空间，从而可以减小形成的半导体结构的电阻，提高半导体结构的性能。
附图说明
20.图1至图8是一实施例中半导体结构的形成方法的结构示意图；
21.图9至图25是本发明一实施例中半导体结构形成方法各步骤对应的结构示意图。
具体实施方式
22.如背景技术所述，现有的晶体管的性能还有待提升。现结合具体的实施例进行分析说明。
23.图1至图8是一实施例中半导体结构的形成方法的结构示意图。
24.参考图1，提供衬底100，所述衬底100上形成有介质层101，所述衬底包括第一区i、第二区ii、第三区iii和第四区iv；在所述第一区i、第二区ii、第三区iii和第四区iv的所述介质层101内分别形成第一开口102、第二开口103、第三开口104以及第四开口105；在所述第一开口102、第二开口103、第三开口104以及第四开口105的侧壁和顶部表面依次形成栅介质层106、阻挡层107、刻蚀停止层108以及第一功函数材料层109；在所述第一开口102、第二开口103、第三开口104以及第四开口105内形成第一牺牲层110；在所述第一牺牲层110上形成第一光刻胶层111，所述第一光刻胶层111暴露出所述第二区ii。
25.参考图2，以所述第一光刻胶层111为掩膜，刻蚀去除第二区ii的第一牺牲层110和第一功函数材料层109。
26.参考图3，去除第一光刻胶层111和第一牺牲层110；在第一开口102、第二开口103、第三开口104以及第四开口105的底部和侧壁上形成第二功函数材料层112；在所述第一开口102、第二开口103、第三开口104以及第四开口105内形成第二牺牲层113；在所述第二牺牲层113上形成第二光刻胶层114，所述第二光刻胶层114暴露出所述第三区iii。
27.参考图4，以所述第二光刻胶层114为掩膜，刻蚀去除第三区iii的第二牺牲层113、第二功函数材料层112以及第一功函数材料层109。
28.参考图5，去除第二光刻胶层114和第二牺牲层113；在第一开口102、第二开口103、第三开口104以及第四开口105的底部和侧壁上形成第三功函数材料层115；在所述第一开口102、第二开口103、第三开口104以及第四开口105内形成第三牺牲层116；在所述第三牺牲层116上形成第三光刻胶层117，所述第三光刻胶层117暴露出所述第四区iv。
29.参考图6，以所述第三光刻胶层117为掩膜，刻蚀去除所述第四区iv的所述第三牺牲层116。
30.参考图7，刻蚀去除所述第四区iv的第三功函数材料层115、第二功函数材料层112以及第一功函数材料层109；去除所述第三光刻胶层117和第三牺牲层116。
31.参考图8，在第一开口102、第二开口103、第三开口104以及第四开口105的底部和
侧壁上形成第四功函数材料层118；在第一开口102、第二开口103、第三开口104以及第四开口105内形成栅极层119。
32.所述半导体结构的第一区i、第二区ii、第三区iii和第四区iv需形成不同阈值电压的器件，以满足器件性能多样化的需求，从而需要在第一区i、第二区ii、第三区iii和第四区iv上形成不同厚度的功函数结构。但是，由于晶体管的尺寸不断缩小，器件的特征尺寸也越来越小，采用上述方法形成不同厚度的功函数结构时，由于栅极尺寸受限，形成的第一开口102、第二开口103、第三开口104以及第四开口105的宽度较小，在栅极开口中形成的栅介质层106、阻挡层107、刻蚀停止层108都会占用栅极开口的空间，后续还会在栅极开口中沉积多层功函数层，使得栅极开口的工艺窗口进一步缩小，因此在去除第四开口105中的第三牺牲层116时，由于第四开口中105中依次沉积了第一功函数材料层109、第二功函数材料层112和第三功函数材料层115，去除第四开口105底部的第三牺牲层116十分困难，导致第四开口105中第三牺牲层116无法完全被去除，底部有第三牺牲层116残留(如图6虚线圈所示)，后续在去除第四开口105中的第一功函数材料层109、第二功函数材料层112和第三功函数材料层115时，由于第三牺牲层116的残留，从而导致了第一功函数材料层109、第二功函数材料层112和第三功函数材料层115的残留，导致在第四区iv形成的器件的阈值电压漂移(vt shift)，不利于器件的性能。
33.除此之外，在形成第四功函数材料层118之后，由于第一开口102中已经沉积了第一功函数材料层109、第二功函数材料层112、第三功函数材料层115和第四功函数材料层118，导致第一开口102的空间完全被占用，后续填充栅极层119时，在第一开口102中无法形成栅极层119，导致半导体结构的电阻增大，不利于半导体结构的性能。
34.为了解决上述问题，本发明实施例提供一种半导体结构的形成方法，在第一开口中形成第一功函数层，且第一功函数层的顶部表面低于介质层的顶部表面，使得第一功函数层可以不占用第一开口顶部的空间，在第一功函数层上形成第二功函数层，以及在第二功函数层上形成第三功函数层，第二功函数层和第三功函数层的顶部表面均低于介质层，同样避免了第二功函数层和第三功函数层占用第一开口顶部的空间，从而扩大了第一开口的工艺窗口，形成第四功函数层之后，第一开口中仍然有形成栅极层的空间，减小了半导体结构的电阻，有利于提高半导体结构的性能。
35.并且，在第一开口中形成第一功函数层时，还在第四开口中形成第一功函数层，第一功函数层暴露出第四开口的顶部空间，增大了工艺窗口，在后续去除第四开口的牺牲层时，解决了牺牲层残留在第四开口的问题，避免在第四区形成的器件的阈值电压漂移。
36.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
37.图9至图25是本发明一实施例中半导体结构形成方法各步骤对应的结构示意图。
38.参考图9，提供衬底200，所述衬底200上形成有介质层201，所述衬底200包括第一区i。
39.本实施例中，所述衬底200还包括第二区ii、第三区iii和第四区iv。
40.所述第一区i、第二区ii、第三区iii和第四区iv后续用于形成具有不同阈值电压的器件。
41.在本实施例中，所述衬底200的材料为单晶硅；在其他实施例中，所述衬底还可以
是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
42.本实施例中，所述衬底200上具有若干分立排布的鳍部(未图示)，所述介质层201覆盖所述鳍部的表面。
43.本实施例中，所述鳍部的材料为单晶硅；在其他实施例中，所述鳍部的材料还可以是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
44.继续参考图9，在所述第一区i、第二区ii、第三区iii和第四区iv的介质层201内分别形成第一开口301、第二开口302、第三开口303和第四开口304。
45.所述第一开口301、第二开口302、第三开口303和第四开口304用于为后续形成栅极结构提供空间。
46.所述第一开口301、第二开口302、第三开口303和第四开口304的形成方法包括：在所述第一区i上、第二区ii上、第三区iii上和第四区iv上形成伪栅极结构(未图示)；在所述伪栅极结构侧壁形成侧墙(未图示)；在所述衬底200上形成介质层201，所述介质层201暴露出所述伪栅极结构顶部表面；去除所述伪栅极结构，在第一区i形成第一开口301，在第二区ii形成第二开口302，在第三区iii形成第三开口303，在第四区iv形成第四开口304。
47.所述伪栅极结构横跨所述鳍部，所述伪栅极结构包括伪栅介质层(未图示)和位于伪栅介质层上的伪栅极层(未图示)。
48.在本实施例中，所述伪栅介质层的材料包括氧化硅；所述伪栅极层的材料包括多晶硅。
49.形成所述介质层201的方法包括：在所述伪栅极结构顶部表面和侧墙的侧壁表面形成介质材料层(未图示)；平坦化所述介质材料层，直至暴露出所述伪栅极结构顶部表面，形成所述介质层201。
50.所述介质层201的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅或氮碳氧化硅。本实施例中，所述介质层201的材料包括氧化硅。
51.形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；本实施例中，形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的介质材料层。
52.参考图10，在所述第一开口301、第二开口302、第三开口303和第四开口304的底部和侧壁表面形成栅介质层202，所述栅介质层202还覆盖所述介质层201的表面；在所述栅介质层202上形成阻挡层203；在所述阻挡层203上形成刻蚀停止层204。
53.所述阻挡层203用于避免后续形成的栅极层中的原子扩散到介质层201中；所述刻蚀停止层204用于后续刻蚀第一功函数材料层、第二功函数材料层、第三功函数材料层时作为停止层，避免过刻蚀损伤下方的栅介质层202。
54.所述栅介质层202的材料为高k(相对介电常数大于3.9)材料，所述高k材料包括氧化铪或氧化铝；在本实施例中，所述栅介质层202的材料包括氧化铪。
55.形成所述栅介质层202的工艺包括原子层沉积工艺或化学气相沉积工艺；本实施例中，采用原子层沉积工艺形成所述栅介质层202，所述原子层沉积工艺能够形成结构致密且厚度较薄的栅介质层202。
56.所述阻挡层203的材料包括氮化钛或氮化钛硅；本实施例中，所述阻挡层203的材料为氮化钛。
57.形成所述阻挡层203的工艺包括原子层沉积工艺或化学气相沉积工艺；本实施例中，采用原子层沉积工艺形成所述阻挡层203，所述原子层沉积工艺能够形成结构致密且厚度较薄的阻挡层203。
58.本实施例中，所述刻蚀停止层204的材料为氮化钽，所述刻蚀停止层204的材料与第一功函数材料层、第二功函数材料层和第三功函数材料层的材料有较大的刻蚀选择比，可以使刻蚀停止于所述刻蚀停止层204，避免过刻蚀造成阻挡层203和栅介质层202的损伤。
59.形成所述刻蚀停止层204的工艺包括原子层沉积工艺或化学气相沉积工艺；本实施例中，采用原子层沉积工艺形成所述刻蚀停止层204，所述原子层沉积工艺能够形成结构致密且厚度较薄的刻蚀停止层204。
60.形成刻蚀停止层204后，在所述第一开口301的底部和部分侧壁上形成第一功函数层，所述第一功函数层的顶部表面低于所述介质层201的顶部表面。
61.本实施例中，还包括在所述第二开口302、第三开口303和第四开口304的底部和部分侧壁上形成第一功函数层。
62.具体形成所述第一功函数层的步骤包括：
63.继续参考图10，在所述第一开口301、第二开口302、第三开口303和第四开口304的底部和侧壁上形成第一功函数材料层205，所述第一功函数材料层205还覆盖所述介质层201表面。
64.需要说明的是，此处的“表面”仅表示空间关系，并不限定于直接接触。
65.本实施例中，具体为在所述刻蚀停止层204上形成所述第一功函数材料层205。
66.本实施例中，所述第一功函数材料层205的材料为p型功函数材料层，所述p型功函数材料包括氮化钛；在其他实施例中，所述第一功函数材料层205的材料还可以为n型功函数材料层，所述n型功函数材料包括钛铝。
67.本实施例中，采用原子层沉积工艺形成所述第一功函数材料层205，所述原子层沉积工艺能够形成结构致密且厚度较薄的第一功函数材料层205；在其他实施例中，还可以采用化学气相沉积工艺形成所述第一功函数材料层205。
68.参考图11，在所述第一功函数材料层205上形成第一牺牲材料层401，所述第一牺牲材料层401的顶部表面高于介质层201的顶部表面。
69.所述第一牺牲材料层401包括底部抗反射层或含碳有机物层。
70.本实施例中，所述第一牺牲材料层401为底部抗反射层。
71.形成所述第一牺牲材料层401的工艺为沉积工艺或旋涂工艺；本实施例中，采用旋涂工艺形成所述第一牺牲材料层401。
72.参考图12，刻蚀所述第一牺牲材料层401，至所述第一牺牲材料层401的顶部表面低于所述介质层201的顶部表面，形成第一牺牲层410。
73.本实施例中，刻蚀所述第一牺牲材料层401的工艺为干法刻蚀工艺；在其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述第一牺牲材料层401。
74.本实施例中，所述第一牺牲层410作为后续刻蚀第一功函数材料层205的掩膜。
75.参考图13，刻蚀所述第一功函数材料层205，至所述第一功函数材料层205的顶部表面与所述第一牺牲层410的顶部表面齐平，形成第一功函数层250。
76.本实施例中，还包括刻蚀所述刻蚀停止层204和所述阻挡层203，至所述刻蚀停止
层204和所述阻挡层203的顶部表面与所述第一牺牲层210的顶部表面齐平。
77.本实施例中，所述栅介质层202仍保留，作用在于在后续工艺中保护介质层201。
78.本实施例中，刻蚀所述第一牺牲材料层401的工艺为干法刻蚀工艺；在其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述第一牺牲材料层401。
79.所述第一功函数层250的顶部表面距离所述衬底200的顶部表面的高度h1范围为如果高度大于工艺窗口仍然太小，不利于后续工艺的进行；如果高度小于则可能损伤到位于鳍部上的第一功函数层250，从而影响半导体结构的性能。
80.本实施例中，通过刻蚀第一功函数材料层205以及刻蚀停止层204、阻挡层203，去除了第一开口301至第四开口304上方侧壁的多层材料层，扩大了各个开口顶部的宽度，增大了工艺窗口，有利于后续在第一开口301至第四开口304中沉积其他材料层或去除其他材料层等工艺的进行，在沉积其他材料层时，有更多的空间用于形成材料层；在去除其他材料层时，由于工艺窗口的扩大，使开口底部的材料层更容易被去除，避免残留。
81.参考图14，形成第一功函数层250后，去除所述第一牺牲层410。
82.本实施例中，采用灰化工艺去除所述第一牺牲层410。
83.继续参考图14，在所述第一开口301、第二开口302、第三开口303和第四开口304中形成第三牺牲层403，所述第三牺牲层403的顶部表面高于所述介质层201的顶部表面；在所述第三牺牲层403上形成第一图形化层501，所述第一图形化层501具有第一图形化开口510，所述第一图形化开口510暴露出所述第二区ii的所述第三牺牲层403的表面。
84.本实施例中，所述第三牺牲层403的材料和形成工艺与第一牺牲材料层401相同，在此不再赘述。
85.本实施例中，所述第一图形化层501为图形化的光刻胶层。
86.形成所述第一图形化层501的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
87.参考图15，以所述第一图形化层501为掩膜，刻蚀所述第二区ii的所述第三牺牲层403，至暴露出所述第一功函数层250的表面；去除所述第二开口302中的第一功函数层250。
88.本实施例中，去除所述第一功函数层250的工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的刻蚀气氛包括氯气和三氯化硼气体。
89.参考图16，去除所述第一图形化层501和所述第三牺牲层403；在所述第一开口301、第二开口302、第三开口303和第四开口304的底部和侧壁上形成第二功函数材料层206，所述第二功函数材料层206还覆盖所述介质层201的表面。
90.所述第二功函数材料层206与所述第一功函数材料层205的功函数类型相同。本实施例中，所述第二功函数材料层206的材料为p型功函数材料；在其他实施例中，所述第二功函数材料层206的材料还可以是n型功函数材料。
91.本实施例中，采用灰化工艺去除所述第一图形化层501和所述第三牺牲层403。
92.继续参考图16，在所述第二功函数材料层206上形成第四牺牲层404，所述第四牺牲层404的顶部表面高于所述介质层201的顶部表面；在所述第四牺牲层404上形成第二图形化层502，所述第二图形化层502具有第二图形化开口520，所述第二图形化开口520暴露出所述第三区iii的所述第四牺牲层404表面。
93.本实施例中，所述第四牺牲层404的材料和形成工艺与第一牺牲材料层401的材料和形成工艺相同，在此不再赘述。
94.本实施例中，所述第二图形化层502的材料和形成工艺与第一图形化层501的材料和形成工艺相同，在此不再赘述。
95.参考图17，以所述第二图形化层502为掩膜，刻蚀所述第三区iii的所述第四牺牲层404，至露出所述第二功函数材料层206的表面；去除第三区iii的第二功函数材料层206和第一功函数层250。
96.本实施例中，去除所述第二功函数材料层206和所述第一功函数层250的工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的刻蚀气氛包括氯气和三氯化硼气体。
97.参考图18，去除所述第二图形化层502和所述第四牺牲层404；在所述第一开口301、第二开口302、第三开口303和第四开口304的底部和侧壁上、以及所述介质层201上形成第三功函数材料层207。
98.所述第三功函数材料层207与所述第一功函数材料层205的功函数类型相同。本实施例中，所述第三功函数材料层207的材料为p型功函数材料；在其他实施例中，所述第三功函数材料层207的材料还可以是n型功函数材料。
99.本实施例中，采用灰化工艺去除所述第二图形化层502和所述第四牺牲层404。
100.继续参考图18，在所述第三功函数材料层207上形成第五牺牲层405，所述第五牺牲层405的顶部表面高于所述介质层201的顶部表面；在所述第五牺牲层405上形成第三图形化层503，所述第三图形化层503具有第三图形化开口530，所述第三图形化开口530暴露出所述第四区iv的所述第五牺牲层405的表面。
101.本实施例中，所述第五牺牲层405的材料和形成工艺与第一牺牲材料层401的材料和形成工艺相同，在此不再赘述。
102.本实施例中，所述第三图形化层503的材料和形成工艺与第一图形化层501的材料和形成工艺相同，在此不再赘述。
103.参考图19，以所述第三图形化层503为掩膜，刻蚀去除第四区iv的第五牺牲层405，至暴露出所述第三功函数材料层207的表面；去除第四区iv的第三功函数材料层207、第二功函数材料层206以及第一功函数层250。
104.本实施例中，去除所述、第三功函数材料层207、所述第二功函数材料层206和所述第一功函数层250的工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的刻蚀气氛包括氯气和三氯化硼气体。
105.本实施例中，由于在形成第二功函数材料层206和第三功函数材料层207之前，先刻蚀第一功函数材料层205以及刻蚀停止层204、阻挡层203，使形成的第一功函数层250以及刻蚀停止层204、阻挡层203的顶部表面低于所述介质层201的顶部表面，释放了第一开口301至第四开口304的上方的空间，增大了工艺窗口，在去除第四开口304中的第五牺牲层405时，由于第四开口304顶部的宽度扩大，更有利于去除第四开口304底部的第五牺牲层405，避免第五牺牲层405在第四开口304底部残留，从而避免第三功函数材料层207、第二功函数材料层206以及第一功函数层250在第四开口304底部残留，防止在第四区iv形成的器件发生阈值电压偏移的现象。
106.参考图20，去除所述第三图形化层503和所述第五牺牲层405。
107.本实施例中，采用灰化工艺去除所述第三图形化层503和所述第五牺牲层405。
108.参考图21，在所述第一开口301、第二开口302、第三开口303和第四开口304中形成第二牺牲材料层402，所述第二牺牲材料层402的顶部表面高于所述介质层201的顶部表面。
109.本实施例中，所述第二牺牲材料层402的材料和形成方法与第一牺牲材料层401的材料和形成方法相同，在此不再赘述。
110.参考图22，刻蚀所述第二牺牲材料层402，至所述第二牺牲材料层402的顶部表面低于所述介质层201的顶部表面且高于所述第一功函数层250的顶部表面，形成第二牺牲层420。
111.本实施例中，所述第二牺牲层420作为后续刻蚀第三功函数材料层207和第二功函数材料层206的掩膜。
112.本实施例中，刻蚀所述第二牺牲材料层402的工艺为干法刻蚀工艺；在其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述第二牺牲材料层402。
113.继续参考图22，刻蚀所述第三功函数材料层207和第二功函数材料层206，至所述第三功函数材料层207和所述第二功函数材料层206的顶部表面与所述第二牺牲层420的顶部表面齐平，形成第三功函数层270和第二功函数层260，所述第三功函数层270位于所述第二功函数层260上。
114.本实施例中，还包括刻蚀所述栅介质层202，至所述栅介质层202的顶部表面与所述第二牺牲层420的顶部表面齐平。
115.所述第三功函数层270和第二功函数层260的顶部表面距离衬底200顶部表面的高度h2范围为如果高度大于可能造成后续无法在第一开口301中形成栅极层；第三功函数层270和第二功函数层260的顶部表面距离衬底200顶部表面的高度大于第一功函数层250的顶部表面到衬底200顶部表面的高度即可。
116.本实施例中，通过刻蚀第三功函数材料层207和第二功函数材料层206，使得第三功函数材料层207和第二功函数材料层206的顶部表面低于介质层201的顶部表面且高于第一功函数层250的顶部表面，进一步释放了第一开口301至第四开口304的上方的空间，增大了开口宽度，为后续在第一开口301中形成栅极层提供了空间，从而降低了形成的半导体结构的电阻，提高了半导体结构的性能。
117.参考图23，去除所述第二牺牲层420；在所述第一开口301、第二开口302、第三开口303和第四开口304的底部和侧壁上形成第四功函数材料层208。
118.本实施例中，采用灰化工艺去除所述第二牺牲层420。
119.所述第四功函数材料层208的功函数类型与第一功函数材料层205、第二功函数材料层206和第三功函数材料层207相反。本实施例中，所述第四功函数材料层208的材料为n型功函数材料，所述n型功函数材料包括钛铝；在其他实施例中，所述第四功函数材料层208的材料还可以是p型功函数材料。
120.本实施例中，采用原子层沉积工艺形成所述第四功函数材料层208，所述原子层沉积工艺能够形成结构致密且厚度较薄的第四功函数材料层208；在其他实施例中，还可以采用化学气相沉积工艺形成所述第四功函数材料层208。
121.所述第四功函数材料层208与所述第一功函数材料层205、所述第二功函数材料层206和第三功函数材料层207的功函数类型相反，所述第四功函数材料层208用于调节所形
成的第一功函数层250、第二功函数层260和第三功函数层270的阈值电压，以使所述第一区上器件的阈值电压、第二区上器件的阈值电压和第三区上器件的阈值电压满足不同的需求。
122.参考图24，在所述第一开口301、第二开口302、第三开口303和第四开口304中形成栅极材料层601，所述栅极材料层601的顶部表面高于所述介质层201的顶部表面。
123.所述栅极材料层601的材料为金属，所述金属包括钨。
124.本实施例中，形成所述栅极材料层601的方法为电化学电镀工艺。
125.参考图25，对所述栅极材料层601、所述第四功函数材料层208进行平坦化处理，直至暴露出所述介质层201的表面，形成所述栅极层610和所述第四功函数层280。
126.本发明实施例提供的形成方法中，一方面，在形成第一功函数材料层205之后，刻蚀第一功函数材料层205，形成顶部表面低于介质层201顶部表面的第一功函数层250，扩大了第一开口301至第四开口302顶部的宽度，增大了工艺窗口，后续去除第四开口302中的第五牺牲层405时，避免了第五牺牲层405残留在第四开口302底部；另一方面，在形成第二功函数层260和第三功函数层270时，使得第二功函数层260和第三功函数层270的顶部表面低于介质层201的顶部表面且高于第一功函数层250的顶部表面，为后续在第一开口301中形成栅极层610提供了空间，减小了形成的半导体结构的电阻，提高了性能。
127.相应的，本发明实施例还提供了采用上述形成方法形成的半导体结构。
128.参考图25，所述半导体结构包括：衬底200，所述衬底200上具有介质层201，所述衬底200包括第一区i；第一开口301，位于所述第一区i的所述介质层201内；第一功函数层250，位于所述第一开口301的底部和侧壁上，且所述第一功函数层250的顶部表面低于所述介质层201的顶部表面；第二功函数层260，位于所述第一开口301中的所述第一功函数层250表面以及所述第一开口301侧壁上，所述第二功函数层260的顶部表面低于所述介质层201的顶部表面且高于所述第一功函数层250的顶部表面；第三功函数层270，位于所述第一开口301中的所述第二功函数层260表面，所述第三功函数层270的顶部表面与所述第二功函数层260的顶部表面齐平；第四功函数层280，位于所述第一开口301中的所述第三功函数层270表面以及所述第一开口301侧壁上，所述第四功函数层280的顶部表面与所述介质层201的顶部表面齐平；栅极层610，位于所述第一开口301内。
129.本实施例中，所述衬底200还包括第二区ii、第三区iii和第四区iv，所述第二区ii、第三区iii和第四区iv的介质层201内分别形成有第二开口302、第三开口303、第四开口304；所述第二功函数层260还位于所述第二开口302的底部和侧壁上；所述第三功函数层270还位于所述第二开口302和第三开口303的底部和侧壁上；所述第四功函数层280还位于所述第二开口302、第三开口303和第四开口304的底部和侧壁上；所述栅极层610还位于所述第二开口302、第三开口303和第四开口304内。
130.所述第一功函数层250的顶部表面距离所述衬底200顶部表面的高度h1范围为
131.所述第二功函数层260的顶部表面距离所述衬底200顶部表面的高度h2范围为
132.本实施例中，所述第一功函数层250、所述第二功函数层260和所述第三功函数层270的功函数类型相同，所述第一功函数层250、所述第二功函数层260和所述第三功函数层
270的材料为p型功函数材料，所述p型功函数材料包括氮化钛；在其他实施例中，所述第一功函数层250、所述第二功函数层260和所述第三功函数层270的材料还可以是n型功函数材料，所述n型功函数材料包括钛铝。
133.本实施例中，所述第四功函数层280与所述第一功函数层250、所述第二功函数层260、所述第三功函数层270的功函数类型相反，所述第四功函数层280为n型功函数材料，所述n型功函数材料包括钛铝；在其他实施例中，所述第四功函数层280的材料还可以是p型功函数材料，所述p型功函数材料包括氮化钛。
134.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。