半导体结构的形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.在半导体制造中，随着集成电路特征尺寸持续减小，mosfet的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力变差，短沟道效应(sce：short-channel effects)更容易发生。
3.鳍式场效应晶体管(finfet)在抑制短沟道效应方面具有突出的表现，finfet的栅极至少可以从两侧对鳍部进行控制，因而与平面mosfet相比，finfet的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。
4.但是，现有技术中半导体结构的性能仍有待提高。


技术实现要素：

5.本发明解决的问题是提供一种半导体结构的形成方法，有助于增加第二源漏掺杂层的生长体积，简化工艺流程。
6.为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域及第二区域，所述第一区域的所述衬底上具有分立的第一鳍部，所述第二区域的所述衬底上具有分立的第二鳍部；在所述第一鳍部顶部及侧壁、所述第二鳍部顶部及侧壁以及所述衬底上形成衬垫氧化层；形成所述衬垫氧化层后，形成若干分立排列且横跨所述第一鳍部的第一栅极，形成若干分立排列且横跨所述第二鳍部的第二栅极，相邻所述第一栅极的间距小于相邻所述第二栅极的间距；刻蚀所述第一栅极两侧的所述第一鳍部形成第一凹槽，刻蚀所述第二栅极两侧的所述第二鳍部形成第二凹槽，所述第一凹槽沿所述第一鳍部延伸方向的宽度小于所述第二凹槽沿所述第二鳍部延伸方向的宽度；形成覆盖所述第一栅极侧壁、所述第一栅极两侧的所述第一凹槽侧壁、所述第二栅极侧壁及所述第二栅极两侧的所述第二凹槽侧壁的牺牲层，所述牺牲层还覆盖所述第一区域的衬底上的所述衬垫氧化层顶部，所述牺牲层露出位于所述第二凹槽底部的第二鳍部的垂直于所述第二栅极延伸方向的侧壁上的所述衬垫氧化层；刻蚀所述牺牲层露出的所述衬垫氧化层，露出位于所述第二凹槽底部的所述第二鳍部侧壁；去除所述牺牲层；在同一工艺步骤中，采用外延生长工艺在所述第一凹槽内形成第一源漏掺杂层，采用外延生长工艺在所述第二凹槽内形成第二源漏掺杂层。
7.可选的，形成所述牺牲层的步骤包括：形成覆盖所述第一栅极顶部与侧壁、所述第一栅极两侧的所述第一凹槽侧壁与底部、所述第二栅极顶部与侧壁及所述第二栅极两侧的所述第二凹槽侧壁与底部的牺牲膜，所述牺牲膜还覆盖位于所述第一区域及所述第二区域的衬底上的所述衬垫氧化层顶部；刻蚀所述牺牲膜，去除所述第二凹槽底部、所述第一栅极顶部及所述第二栅极顶部的所述牺牲膜，并去除沿所述第二栅极延伸方向位于所述第二凹槽底部的第二鳍部两侧的所述牺牲膜，露出位于所述第二凹槽底部的第二鳍部的垂直于所
述第二栅极延伸方向的侧壁上的所述衬垫氧化层，形成所述牺牲层。
8.可选的，形成所述牺牲膜的步骤中，所述牺牲膜填充满所述第一凹槽以及相邻所述第一栅极侧壁间的间隙。
9.可选的，采用干法刻蚀工艺刻蚀所述牺牲膜。
10.可选的，刻蚀所述牺牲层露出的所述衬垫氧化层的步骤中，所述衬垫氧化层的刻蚀厚度为3nm～20nm。
11.可选的，形成所述第一栅极及所述第二栅极的步骤中，还包括：在所述第一栅极顶部形成第一硬掩膜层，在所述第二栅极顶部形成第二硬掩膜层。
12.可选的，形成所述第一栅极及所述第二栅极后，且在形成所述第一凹槽及所述第二凹槽前，还包括：形成覆盖所述第一栅极侧壁及所述第一硬掩膜层侧壁的第一侧墙，形成覆盖所述第二栅极侧壁及所述第二硬掩膜层侧壁的第二侧墙。
13.可选的，形成所述第一凹槽及所述第二凹槽的步骤中，相邻所述第一栅极间形成一个所述第一凹槽，相邻所述第二栅极间形成一个所述第二凹槽。
14.可选的，所述衬垫氧化层的材料为氧化硅。
15.可选的，所述牺牲层的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
16.与现有技术相比，本发明的技术方案具有以下优点：
17.本发明提供的半导体结构的形成方法的技术方案中，所述第一凹槽沿所述第一鳍部延伸方向的宽度小于所述第二凹槽沿所述第二鳍部延伸方向的宽度，所述第一凹槽底部中心距两侧侧壁距离小于所述第二凹槽底部中心距两侧侧壁距离。所述牺牲层覆盖所述第一栅极侧壁、所述第一栅极两侧的所述第一凹槽侧壁、所述第二栅极侧壁、所述第二栅极两侧的所述第二凹槽侧壁及所述第一区域的衬底上的所述衬垫氧化层顶部，以避免这些位置受到刻蚀。所述牺牲层露出位于所述第二凹槽底部的第二鳍部的垂直于所述第二栅极延伸方向的侧壁上的所述衬垫氧化层，刻蚀所述牺牲层露出的所述衬垫氧化层，露出位于所述第二凹槽底部的所述第二鳍部侧壁，以增加所述第二凹槽底部中心区域的所述第二鳍部侧壁暴露面积，后续在第二凹槽内生长第二源漏掺杂层，有助于提高所述第二凹槽底部中心区域处的所述第二源漏掺杂层的生长速率，以提高所述第二源漏掺杂层的生长体积。采用上述形成方法可调制所述第一源漏掺杂层及所述第二源漏掺杂层的生长速率，使得在相同或者相近的工艺时间内，所述第一源漏掺杂层填充满所述第一凹槽，所述第二源漏掺杂层填充满所述第二凹槽，有助于简化工艺流程。
附图说明
18.图1及图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
19.图3至图12是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
20.由背景技术可知，现有半导体结构的性能仍有待提高。
21.现结合一种半导体结构的形成方法进行分析，形成半导体结构的工艺步骤主要包括：
22.参考图1，提供衬底10，所述衬底10包括第一区域i及第二区域ii，所述第一区域i的所述衬底10上具有分立的第一鳍部21，所述第二区域ii的所述衬底10上具有分立的第二鳍部22；在所述第一鳍部21顶部及侧壁、所述第二鳍部22顶部及侧壁以及所述衬底10上形成衬垫氧化层11；形成若干分立排列且横跨所述第一鳍部21的第一栅极31，形成若干分立排列且横跨所述第二鳍部22的第二栅极32，相邻所述第一栅极31的间距小于相邻所述第二栅极32的间距；所述第一栅极31顶部具有第一硬掩膜层34，所述第二栅极32顶部具有第二硬掩膜层35；在所述第一栅极31侧壁及所述第一硬掩膜层34侧壁形成第一侧墙36，在所述第二栅极32侧壁及所述第二硬掩膜层35侧壁形成第二侧墙37；刻蚀所述第一栅极31两侧的所述第一鳍部21形成第一凹槽41，刻蚀所述第二栅极32两侧的所述第二鳍部22形成第二凹槽42。
23.参考图2，在同一工艺步骤中，采用外延生长工艺形成填充满所述第一凹槽41(参考图1)的第一源漏掺杂层51，采用外延生长工艺形成填充满所述第二凹槽42(参考图1)的第二源漏掺杂层52。
24.由于相邻所述第一栅极31的间距小于相邻所述第二栅极32的间距，使得在形成所述第一凹槽41及所述第二凹槽42的步骤中，所述第一凹槽41沿所述第一鳍部21延伸方向的宽度小于所述第二凹槽42沿所述第二鳍部22延伸方向的宽度。在同一工艺步骤中形成所述第一源漏掺杂层51及所述第二源漏掺杂层52，相较于所述第一凹槽41中间区域，靠近所述第一凹槽41侧壁处的所述第一源漏掺杂层51生长速率更快。相较于所述第二凹槽42中间区域，靠近所述第二凹槽42侧壁处的所述第二源漏掺杂层52生长速率更快。所述第一凹槽41中间区域与所述第二凹槽42中间区域相比较，由于所述第二凹槽42中间区域距离两侧侧壁更远，因而所述第二凹槽42中间区域处的所述第二源漏掺杂层52的生长速率更慢，导致所述第二源漏掺杂层52整体生长速率小于所述第一源漏掺杂层51整体生长速率，造成所述第二源漏掺杂层52的生长体积小，当所述第一源漏掺杂层51填充满所述第一凹槽41时，所述第二源漏掺杂层52仅覆盖所述第二凹槽42侧壁及底部，影响工艺进程。
25.发明人对上述半导体结构的形成方法进行了研究，经创造性劳动，发明人注意到，通过刻蚀位于所述第二凹槽底部的第二鳍部的垂直于所述第二栅极延伸方向的侧壁上的所述衬垫氧化层，露出位于所述第二凹槽底部的所述第二鳍部侧壁，有助于提高所述第二凹槽中间区域处的所述第二源漏掺杂层的生长速率，以增加所述第二源漏掺杂层的生长体积。
26.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
27.图3至图12为本发明一实施例提供的半导体结构形成过程的结构示意图。
28.参考图3及图4，提供衬底100，所述衬底100包括第一区域ⅰ及第二区域ⅱ，所述第一区域ⅰ的所述衬底100上具有分立的第一鳍部210，所述第二区域ⅱ的所述衬底100上具有分立的第二鳍部220；在所述第一鳍部210顶部及侧壁、所述第二鳍部220顶部及侧壁以及所述衬底100上形成衬垫氧化层110；形成所述衬垫氧化层110后，形成若干分立排列且横跨所述第一鳍部210的第一栅极310，形成若干分立排列且横跨所述第二鳍部220的第二栅极320，相邻所述第一栅极310的间距小于相邻所述第二栅极320的间距。
29.图3的剖面方向在所述第一区域ⅰ平行于第一鳍部210延伸方向且垂直于所述衬底
100表面，在所述第二区域ⅱ平行于第二鳍部220延伸方向且垂直于所述衬底100表面。图4的剖面方向在所述第一区域ⅰ垂直于第一鳍部210延伸方向，在所述第二区域ⅱ垂直于第二鳍部220延伸方向。
30.所述第一区域ⅰ作为短沟道区域，所述第二区域ⅱ作为长沟道区域。
31.所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底100的材料为硅。
32.本实施例中，在同一工艺步骤中形成所述第一鳍部210及所述第二鳍部220。
33.形成所述第一鳍部210及所述第二鳍部220的工艺步骤包括：提供初始衬底，所述初始衬底包括第一区域及第二区域；在所述初始衬底顶部形成图形化的掩膜层；以所述掩膜层为掩膜，刻蚀所述初始衬底，在所述第一区域形成所述第一鳍部，在所述第二区域形成所述第二鳍部。
34.由于在同一步骤中形成所述第一鳍部210及所述第二鳍部220，工艺时间及工艺腔室环境相同，所述第一鳍部210与所述第二鳍部220高度相同。
35.本实施例中，所述衬垫氧化层110的材料为氧化硅。
36.本实施例中，由于在同一工艺步骤中，在所述第一区域ⅰ及所述第二区域ⅱ的所述衬底100上形成衬垫氧化层110，工艺时间及工艺腔室环境相同，因而所述第一区域ⅰ及所述第二区域ⅱ的所述衬底100上形成的所述衬垫氧化层110的厚度相同。
37.本实施例中，采用沉积工艺形成所述衬垫氧化层110。在其他实施例中，采用氧化工艺形成所述衬垫氧化层。
38.本实施例中，形成所述第一栅极310及所述第二栅极320的步骤中，还包括：在所述第一栅极310顶部形成第一硬掩膜层331，在所述第二栅极320顶部形成第二硬掩膜层332。
39.本实施例中，采用后栅工艺形成所述半导体结构，所述第一栅极310及所述第二栅极320均为伪栅结构。所述第一栅极310及所述第二栅极320的材料均为多晶硅。
40.在其他实施例中，所述第一栅极310及所述第二栅极320均为金属栅极结构，所述第一栅极310及所述第二栅极320的材料均为金属。
41.本实施例中，形成所述第一栅极310及所述第二栅极320后，还包括：形成覆盖所述第一栅极310侧壁及所述第一硬掩膜层331侧壁的第一侧墙341，形成覆盖所述第二栅极320侧壁及所述第二硬掩膜层332侧壁的第二侧墙342。
42.本实施例中，所述第一侧墙341及所述第二侧墙342的材料均为氮化硅。在其他实施例中，所述第一侧墙341及所述第二侧墙342的材料为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
43.参考图5及图6，刻蚀所述第一栅极310两侧的所述第一鳍部210形成第一凹槽401，刻蚀所述第二栅极320两侧的所述第二鳍部220形成第二凹槽402，所述第一凹槽401沿所述第一鳍部210延伸方向的宽度w1小于所述第二凹槽402沿所述第二鳍部220延伸方向的宽度w2。
44.图5的剖面方向在所述第一区域ⅰ平行于第一鳍部210延伸方向且垂直于所述衬底100表面，在所述第二区域ⅱ平行于第二鳍部220延伸方向且垂直于所述衬底100表面。图6的剖面方向在所述第一区域ⅰ垂直于第一鳍部210延伸方向，在所述第二区域ⅱ垂直于第二鳍部220延伸方向。
45.本实施例中，在同一工艺步骤中形成所述第一凹槽401及所述第二凹槽402。
46.本实施例中，相邻所述第一栅极310间形成一个所述第一凹槽401，相邻所述第二栅极320间形成一个所述第二凹槽402。
47.本实施例中，所述第一凹槽401沿所述第一鳍部210延伸方向的宽度w1与相邻所述第一栅极310相对侧壁上的第一侧墙341间距相同。所述第二凹槽402沿所述第二鳍部220延伸方向的宽度w2与相邻所述第二栅极320相对侧壁上的第二侧墙342间距相同。
48.由于在同一工艺步骤中形成所述第一凹槽401及所述第二凹槽402，工艺时间及工艺腔室环境相同，所述第一凹槽401及所述第二凹槽402的深度相同。
49.参考图7及图8，形成覆盖所述第一栅极310侧壁、所述第一栅极310两侧的所述第一凹槽401(参考图5)侧壁、所述第二栅极320侧壁及所述第二栅极320两侧的所述第二凹槽402侧壁的牺牲层410，如图8所示，所述牺牲层410还覆盖所述第一区域ⅰ的衬底100上的所述衬垫氧化层110顶部，所述牺牲层410露出位于所述第二凹槽402底部的第二鳍部220的垂直于所述第二栅极320延伸方向的侧壁上的所述衬垫氧化层110。
50.图7的剖面方向在所述第一区域ⅰ平行于第一鳍部210延伸方向且垂直于所述衬底100表面，在所述第二区域ⅱ平行于第二鳍部220延伸方向且垂直于所述衬底100表面。图8的剖面方向在所述第一区域ⅰ垂直于第一鳍部210延伸方向，在所述第二区域ⅱ垂直于第二鳍部220延伸方向。
51.后续刻蚀所述衬垫氧化层110，所述牺牲层410对覆盖位置处能够起到保护作用，避免这些位置受到刻蚀。
52.本实施例中，形成所述牺牲层410的步骤包括：形成覆盖所述第一栅极310顶部与侧壁、所述第一栅极310两侧的所述第一凹槽401(参考图5)侧壁与底部、所述第二栅极320顶部与侧壁及所述第二栅极320两侧的所述第二凹槽402侧壁与底部的牺牲膜(图中未示出)，所述牺牲膜还覆盖位于所述第一区域ⅰ及所述第二区域ⅱ的衬底100上的所述衬垫氧化层110顶部；采用干法刻蚀工艺刻蚀所述牺牲膜，去除所述第二凹槽402底部、所述第一栅极310顶部及所述第二栅极320顶部的所述牺牲膜，并去除沿所述第二栅极320延伸方向位于所述第二凹槽402底部的第二鳍部220两侧的所述牺牲膜，露出位于所述第二凹槽402底部的第二鳍部220的垂直于所述第二栅极320延伸方向的侧壁上的所述衬垫氧化层110，形成所述牺牲层410。
53.本实施例中，由于所述第一凹槽401沿所述第一鳍部210延伸方向的宽度w1(参考图5)小于所述第二凹槽402沿所述第二鳍部220延伸方向的宽度w2(参考图5)，形成所述牺牲膜的步骤中，所述牺牲膜填充满所述第一凹槽401以及相邻所述第一栅极310侧壁间的间隙，使得形成的所述牺牲层410还能够覆盖所述第一凹槽401底部，从而在后续刻蚀所述衬垫氧化层110的工艺中能够对所述第一凹槽401底部起到保护效果。另一方面，所述第二凹槽402内形成的所述牺牲膜呈u形，覆盖所述第二凹槽402底部的所述牺牲膜在所述干法刻蚀工艺中被去除，使得形成的所述牺牲层410露出所述第二凹槽402底部中间区域。
54.本实施例中，所述牺牲层410的材料为碳氮氧化硅。在其他实施例中，所述牺牲层410的材料为氮化硅、碳化硅、碳氮化硅、氮氧化硅、氮化硼或碳氮化硼。
55.参考图9，刻蚀所述牺牲层410露出的所述衬垫氧化层110，露出位于所述第二凹槽402底部的所述第二鳍部220侧壁。
56.图9的剖面方向在所述第一区域ⅰ垂直于第一鳍部210延伸方向，在所述第二区域ⅱ垂直于第二鳍部220延伸方向。
57.本实施例中，所述衬垫氧化层110的刻蚀厚度为3nm～20nm。相应的，所述第二凹槽402底部的第二鳍部220的垂直于所述第二栅极320延伸方向的侧壁露出3nm～20nm。
58.本实施例中，刻蚀后的所述衬垫氧化层110仍覆盖所述第二凹槽402底部的所述第二鳍部220的部分侧壁。
59.本实施例中，由于所述第一凹槽401底部的所述第一鳍部210侧壁上的所述衬垫氧化层110上覆盖有所述牺牲层410，仅所述第二凹槽402底部的所述第二鳍部220侧壁上的所述衬垫氧化层110被刻蚀掉部分厚度，使得相较于所述第一凹槽401底部中心区域的所述第一鳍部210，所述第二凹槽402底部中心区域的所述第二鳍部220侧壁暴露面积大，后续在第二凹槽402内生长第二源漏掺杂层，有助于提高所述第二凹槽402底部中心区域处的所述第二源漏掺杂层的生长速率。
60.参考图10，刻蚀所述牺牲层410露出的所述衬垫氧化层110后，去除所述牺牲层410(参考图9)。
61.参考图11及图12，在同一工艺步骤中，采用外延生长工艺在所述第一凹槽401内形成第一源漏掺杂层510，采用外延生长工艺在所述第二凹槽402内形成第二源漏掺杂层520。
62.图10的剖面方向在所述第一区域ⅰ平行于第一鳍部210延伸方向且垂直于所述衬底100表面，在所述第二区域ⅱ平行于第二鳍部220延伸方向且垂直于所述衬底100表面。图11的剖面方向在所述第一区域ⅰ垂直于第一鳍部210延伸方向，在所述第二区域ⅱ垂直于第二鳍部220延伸方向。
63.本实施例中，通过前述增加所述第二凹槽402底部中心区域的所述第二鳍部220侧壁暴露面积，能够提高所述第二凹槽402底部中心区域处的所述第二源漏掺杂层520的生长速率，使得所述第二凹槽402底部中心区域处的所述第二源漏掺杂层520的生长速率超过所述第二凹槽402侧壁处的所述第二源漏掺杂层520的生长速率，以提高所述第二源漏掺杂层520的生长体积，并使得所述第二凹槽402底部中心区域处的所述第二源漏掺杂层520的生长速率甚至超过所述第一凹槽401内的所述第一源漏掺杂层510的生长速率。
64.采用上述形成方法可调制所述第一源漏掺杂层510及所述第二源漏掺杂层520的生长速率，使得在相同或者相近的工艺时间内，所述第一源漏掺杂层510填充满所述第一凹槽401，所述第二源漏掺杂层520填充满所述第二凹槽402，有助于简化工艺流程。
65.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。