半导体存储装置及其制造方法与流程

半导体存储装置及其制造方法
1.[相关申请]
[0002]
本技术享有以日本专利申请2020-156452号(申请日：2020年9月17日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置及其制造方法。


背景技术：

[0004]
作为半导体存储装置，已知有nand(not and，与非)型闪速存储器。


技术实现要素：

[0005]
实施方式提供一种能够提高可靠性的半导体存储装置及其制造方法。
[0006]
实施方式的半导体存储装置包含：多个第1配线层，沿第1方向积层；第1存储器柱，包含在多个第1配线层的内部沿第1方向延伸的第1半导体层；第2配线层，配置在第1半导体层的上方；第2半导体层，包含配置在第1半导体层与第2配线层之间的第1部分、向第1半导体层的上方延伸的第2部分、及设置在第2部分上的第3部分；第1绝缘层，配置在第1部分与第2配线层之间及第2部分与第2配线层之间；及第2绝缘层，设置在第1绝缘层上，且与第2部分的一部分相接。
附图说明
[0007]
图1是表示一实施方式的半导体存储装置的构成例的框图。
[0008]
图2是一实施方式的半导体存储装置所具备的存储单元阵列的电路图。
[0009]
图3是一实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
[0010]
图4是一实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
[0011]
图5是一实施方式的半导体存储装置所具备的存储单元阵列中的选择晶体管st1的立体图。
[0012]
图6～图19是表示一实施方式的半导体存储装置的制造步骤的一例的存储阵列的剖视图。
具体实施方式
[0013]
以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有大致相同的功能及构成的构成要素，标注相同符号，只在必要时进行重复说明。另外，以下所示的各实施方式例示用来使本实施方式的技术思想具体化的装置及方法，实施方式的技术思想并不将构成零件的材质、形状、结构、配置等特定为下述内容。实施方式的技术思想可以在权利要求书的范围内施加各种变更。
[0014]
对实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单
元晶体管三维地积层在半导体衬底上而成的三维积层型nand型闪速存储器为例进行说明。
[0015]
1.构成
[0016]
1.1半导体存储装置的整体构成
[0017]
首先，利用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。
[0018]
如图1所示，半导体存储装置1例如由外部的存储器控制器2控制。半导体存储装置1例如包含存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
[0019]
存储单元阵列10包含多个块blk0～blkn(n为1以上的整数)。块blk是可以将数据非易失地存储的多个存储单元的集合，例如用作数据的擦除单位。
[0020]
另外，在存储单元阵列10设置有多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成，将在下文进行叙述。
[0021]
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令cmd。指令cmd例如包含使定序器13执行读出动作、写入动作及擦除动作等的命令。
[0022]
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息add。地址信息add例如包含块地址ba、页地址pa及列地址ca。例如，块地址ba、页地址pa及列地址ca分别用于选择块blk、字线及位线。
[0023]
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在指令寄存器11的指令cmd控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作及擦除动作等。
[0024]
驱动器模块14产生读出动作、写入动作及擦除动作等中使用的电压。并且，驱动器模块14例如基于保存在地址寄存器12的页地址pa，将所产生的电压施加到与选择字线对应的信号线。
[0025]
行解码器模块15基于保存在地址寄存器12的块地址ba，选择对应的存储单元阵列10中的1个块blk。并且，行解码器模块15例如将施加到与选择字线对应的信号线的电压传输到所选择的块blk中的选择字线。
[0026]
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据dat，对各位线施加电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元的数据，并将判定结果作为读出数据dat传输到存储器控制器2。
[0027]
半导体存储装置1与存储器控制器2之间的通信例如支持nand接口标准。例如，在半导体存储装置1与存储器控制器2之间的通信中使用指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen、读出使能信号ren、就绪/忙碌信号rbn及输入输出信号i/o。
[0028]
输入输出信号i/o是例如8比特长的信号，可以包含指令cmd、地址信息add、数据dat等。
[0029]
指令锁存使能信号cle是表示半导体存储装置1所接收到的输入输出信号i/o为指令cmd的信号。
[0030]
地址锁存使能信号ale是表示半导体存储装置1所接收到的信号i/o为地址信息add的信号。
[0031]
写入使能信号wen是对半导体存储装置1命令输入输出信号i/o的输入的信号。
[0032]
读出使能信号ren是对半导体存储装置1命令输入输出信号i/o的输出的信号。
[0033]
就绪/忙碌信号rbn是向存储器控制器2通知半导体存储装置1为受理来自存储器控制器2的命令的就绪状态还是不受理命令的忙碌状态的信号。
[0034]
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可以列举sd(secure digital，安全数字)
tm
卡之类的存储卡或ssd(solid state drive，固态驱动器)等。
[0035]
1.2存储单元阵列的电路构成
[0036]
接下来，利用图2对存储单元阵列10的电路构成的一例进行说明。图2的例子抽取存储单元阵列10所包含的多个块blk中的1个块blk进行表示。
[0037]
如图2所示，块blk例如包含4个串组件su0～su3。各串组件su包含多个nand串ns。
[0038]
多个nand串ns分别与位线bl0～blm(m为1以上的整数)建立关联。各nand串ns例如包含存储单元晶体管mc0～mc7以及选择晶体管st1及st2。
[0039]
存储单元晶体管mc包含控制栅极及电荷蓄积层，将数据非易失地保存。选择晶体管st1及st2分别用于各种动作时的串组件su的选择。
[0040]
此外，存储单元晶体管mc可以是电荷蓄积层使用绝缘层的monos(metal-oxide-nitride-oxide-silicon，金属氧化氮氧化硅)型，也可以是电荷蓄积层使用导电层的fg(floating gate，浮栅)型。以下，在本实施方式中，以monos型为例进行说明。
[0041]
在各nand串ns中，选择晶体管st1的漏极连接于建立关联的位线bl，选择晶体管st1的源极连接于串联连接的存储单元晶体管mc0～mc7的一端。在同一个块blk中，串组件su0～su3中的选择晶体管st1的栅极分别共通连接于选择栅极线sgd0～sgd3。选择栅极线sgd0～sgd3连接于行解码器模块15。
[0042]
在各nand串ns中，选择晶体管st2的漏极连接于串联连接的存储单元晶体管mc0～mc7的另一端。在同一个块blk中，选择晶体管st2的源极共通连接于源极线sl，选择晶体管st2的栅极共通连接于选择栅极线sgs。选择栅极线sgs连接于行解码器模块15。
[0043]
位线bl将位于各块blk的串组件su0～su3中分别包含的1个nand串ns共通地连接。源极线sl例如在多个块blk间共通连接。
[0044]
在1个串组件su内连接于共通的字线wl的多个存储单元晶体管mc的集合例如称为单元组件cu。例如，包含分别存储1比特数据的存储单元晶体管mc的单元组件cu的存储容量定义为“1页数据”。单元组件cu可以根据存储单元晶体管mc存储的数据的比特数而具有2页数据以上的存储容量。
[0045]
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各nand串ns包含的存储单元晶体管mc以及选择晶体管st1及st2的个数可以分别设计成任意的个数。各块blk包含的串组件su的个数可以设计成任意的个数。
[0046]
1.3存储单元阵列的平面构成
[0047]
接下来，利用图3对存储单元阵列10的平面构成的一例进行说明。图3表示存储单元阵列10的一部分区域的俯视图，为了使说明简化而省略了绝缘层的一部分。
[0048]
此外，在以下的说明中，x方向与半导体衬底大致平行且对应于字线wl的延伸方向。y方向与半导体衬底大致平行且与x方向正交，对应于位线bl的延伸方向。z方向对应于
与半导体衬底大致垂直且与x方向及y方向交叉的方向。另外，例如，将与半导体衬底大致平行的xy平面中连结下述存储器柱mp2的中心与存储器柱mp4的中心的方向记载为a方向。并且，将与半导体衬底大致平行且与a方向正交的方向记载为b方向。也就是说，a方向对应于与半导体衬底大致平行且与x方向及y方向不同的方向。b方向对应于与半导体衬底大致平行且与a方向正交的方向。
[0049]
如图3所示，在沿x方向延伸的字线wl的朝向y方向的侧面，设置有沿x方向延伸的狭缝slt。在本实施方式中，在半导体衬底的上方依次积层着选择栅极线sgs及字线wl0～wl7。并且，狭缝slt例如以将选择栅极线sgs及字线wl针对每一个块blk分离的方式设置。
[0050]
例如，串组件su0～su3沿着y方向排列配置，在每一个串组件su设置有多个存储器柱mp。
[0051]
存储器柱mp对应于nand串ns。更具体来说，存储器柱mp对应于nand串ns中的存储单元晶体管mc0～mc7及选择晶体管st2。存储器柱mp贯通(通过)选择栅极线sgs及字线wl0～wl7，且沿z方向延伸。关于存储器柱mp的结构的详情，将在下文进行叙述。
[0052]
例如，各串组件su中的多个存储器柱mp以朝向x方向错位配置成2排的方式排列。更具体来说，例如，在串组件su0中，存储器柱mp1与存储器柱mp3在x方向上相邻地配置。并且，存储器柱mp2在x方向上配置在存储器柱mp1与存储器柱mp3之间，且在y方向上配置在与存储器柱mp1及mp3不同的位置。换句话说，存储器柱mp2在a方向上与存储器柱mp1相邻地配置，且在b方向上与存储器柱mp2相邻地配置。
[0053]
此外，存储器柱mp的排列可以任意地设定。例如，存储器柱mp的排列也可以错位配置成4排。另外，存储器柱mp的排列也可以不是错位配置。
[0054]
在各存储器柱mp上设置有选择晶体管st1。并且，在串组件su内，分别设置在多个存储器柱mp上的多个选择晶体管st1的栅极共通连接于选择栅极线sgd。更具体来说，例如，在串组件su0中，设置在各存储器柱mp1～mp3的选择晶体管st1连接于选择栅极线sgd0。选择栅极线sgd0在y方向上设置在存储器柱mp1(及mp3)上所设置的选择晶体管st1与存储器柱mp2上所设置的选择晶体管st1之间，且沿x方向延伸。例如，y方向上的选择栅极线sgd0的中心位置位于存储器柱mp1(及mp3)的中心位置与存储器柱mp2的中心位置之间。
[0055]
在各选择栅极线sgd的朝向y方向的侧面的上部设置有沿x方向延伸的终止层stp。终止层stp作为加工下述接触插塞cp1时的蚀刻终止层发挥功能。
[0056]
在本实施方式中，在相邻的2个串组件su中，在a方向或b方向上相邻的2个存储器柱mp的选择晶体管st1经由接触插塞cp1及cp2而共通连接于1条位线bl。换句话说，设置在2条选择栅极线sgd之间且在a方向或b方向上相邻的2个选择晶体管st1共通连接于1个接触插塞cp1。
[0057]
更具体来说，例如，串组件su0的存储器柱mp2的半导体层33与在a方向上相邻的串组件su1的存储器柱mp4的半导体层33连接于1个接触插塞cp1。
[0058]
在接触插塞cp1上设置有接触插塞cp2。接触插塞cp2将沿y方向延伸的多条位线bl中的任一条与接触插塞cp1连接。也就是说，串组件su中的多个存储器柱mp经由选择晶体管st1以及接触插塞cp1及cp2而分别连接于不同的位线bl。更具体来说，例如，存储器柱mp1～mp3分别连接于不同的位线bl。各串组件su的1个存储器柱mp共通连接于1条位线bl。
[0059]
1.4存储单元阵列的截面构成
[0060]
接下来，利用图4对存储单元阵列10的截面构成的一例进行说明。图4是沿着图3的a1-a2线的剖视图。
[0061]
如图4所示，在半导体衬底20上设置有绝缘层21。绝缘层21例如可以使用氧化硅(sio2)。此外，也可以在设置有绝缘层21的区域、即半导体衬底20与配线层22之间设置行解码器模块15或感测放大器模块16等电路。
[0062]
在绝缘层21上设置有沿x方向延伸且作为源极线sl发挥功能的配线层22。配线层22由导电材料构成，例如可以使用n型半导体、p型半导体或金属材料。
[0063]
在配线层22上设置有绝缘层23。绝缘层23例如可以使用sio2。
[0064]
在绝缘层23上，从下层起交替地积层有作为选择栅极线sgs及字线wl0～wl7发挥功能的9层配线层24及9层绝缘层25。配线层24由导电材料构成，例如可以使用n型半导体、p型半导体或金属材料。以下，对使用氮化钛(tin)与钨(w)的积层结构作为配线层24的情况进行说明。tin具有作为用来在通过cvd(chemical vapor deposition，化学气相沉积)成膜w时防止w与sio2的反应的障壁层或用来使w的密接性提高的密接层的功能。另外，绝缘层25例如可以使用sio2。
[0065]
设置有贯通9层配线层24且底面到达配线层22的存储器柱mp。存储器柱mp包含阻挡绝缘膜26、电荷蓄积层27、隧道绝缘膜28、半导体层29、核心层30及覆盖层31。
[0066]
更具体来说，以贯通多个配线层24及多个绝缘层25且底面到达配线层22的方式，设置有与存储器柱mp对应的孔。在孔的侧面依次积层有阻挡绝缘膜26、电荷蓄积层27及隧道绝缘膜28。并且，以侧面与隧道绝缘膜28相接且底面与配线层22相接的方式设置有半导体层29。半导体层29是供形成选择晶体管st2及存储单元晶体管mc的通道的区域。因此，半导体层29作为连接选择晶体管st2及存储单元晶体管mc0～mc7的电流路径的信号线发挥功能。在半导体层29内设置有核心层30。并且，在半导体层29及核心层30上设置有侧面与隧道绝缘膜28相接的覆盖层31。也就是说，存储器柱mp包含通过多个配线层24的内部且沿z方向延伸的半导体层29。此外，覆盖层31也可以废除。
[0067]
阻挡绝缘膜26、隧道绝缘膜28及核心层30例如可以使用sio2。电荷蓄积层27例如可以使用氮化硅(sin)。半导体层29及覆盖层31例如可以使用多晶硅。
[0068]
由存储器柱mp及分别作为字线wl0～wl7发挥功能的8层配线层24分别构成存储单元晶体管mc0～mc7。同样地，由存储器柱mp与作为选择栅极线sgs发挥功能的配线层24构成选择晶体管st2。
[0069]
在存储器柱mp的上方，在绝缘层25的层间设置有沿x方向及y方向延伸的绝缘层32。绝缘层32作为加工与配线层39对应的沟槽(即槽图案)时的蚀刻终止层发挥功能。此外，也可以省略绝缘层32。绝缘层32可以使用能够与绝缘层25获得蚀刻选择比的绝缘材料。以下，对使用sin作为绝缘层32的情况进行说明。
[0070]
设置有沟槽，所述沟槽贯通绝缘层25及32，底面到达存储器柱mp，且沿x方向延伸。
[0071]
在沟槽内设置有沿x方向延伸的配线层39。配线层39作为选择栅极线sgd发挥功能。配线层39的z方向上的上表面的高度位置低于下述半导体层33及绝缘层40的上表面。例如，配线层39由导电材料构成，例如可以使用n型半导体、p型半导体或金属材料。以下，对使用tin/w的积层结构作为配线层39的情况进行说明。
[0072]
在存储器柱mp上方的沟槽的侧面及底面，在存储器柱mp与配线层39之间设置有半
导体层33及绝缘层34～36。半导体层33是供形成选择晶体管st1的通道的区域。绝缘层34～36作为选择晶体管st1的栅极绝缘膜发挥功能。绝缘层34～36的上表面的高度位置低于半导体层33的上表面。此外，在本实施方式中，对栅极绝缘膜使用3层绝缘层34～36的情况进行说明，但栅极绝缘膜只要有1层以上即可。例如，栅极绝缘膜也可以使用能够控制阈值电压的monos结构(更具体来说，绝缘层、电荷蓄积层及绝缘层的积层结构)。在本实施方式中，例如，绝缘层34及36可以使用sio2，绝缘层35可以使用sin。以下，将绝缘层34～36的积层结构也简单地记载为积层体37。
[0073]
半导体层33具有沿着配线层39朝大致z方向与y方向弯折的形状(以下，记载为曲轴形状)。更具体来说，半导体层33包含2个半导体层33a、2个半导体层33b及半导体层33c。2个半导体层33a设置于在a方向(或b方向)上相邻的存储器柱mp的各覆盖层31上。2个半导体层33b的底面与对应的半导体层33a分别相接。并且，2个半导体层33b沿着配线层39的朝向y方向的侧面配置。半导体层33c是以与分别设置于在a方向(或b方向)上相邻的存储器柱mp上的2个半导体层33b的上表面相接的方式配置。通过该结构，在a方向(或b方向)上相邻的2个选择晶体管st1通过1个半导体层33而连接。z方向上的半导体层33c的底面的高度位置高于配线层39的上表面的高度位置。半导体层33具有沿y方向延伸的半导体层33a、沿大致z方向延伸的半导体层33b及沿y方向延伸的半导体层33c依次连接而成的曲轴形状。半导体层33例如可以使用多晶硅或非晶硅。此外，半导体层33c也可以使用导入有杂质的n型半导体或p型半导体，以使导电体41与选择晶体管st1的通道区域以低电阻连接。
[0074]
在设置有半导体层33及积层体37的区域除外的沟槽的侧面及底面设置有绝缘层38。绝缘层38例如可以使用sio2。
[0075]
以与半导体层33的上部的侧面相接且被覆积层体37的上表面及配线层39的y方向上的端部上表面的方式，设置有绝缘层40。绝缘层40的底面的一部分也可以与配线层39的(端部的)上表面相接。也就是说，绝缘层40的底面的高度位置也可以与配线层39的上表面的高度位置相同。绝缘层40作为终止层stp发挥功能。更具体来说，绝缘层40在加工接触插塞cp1时，作为积层体37的表面保护层发挥功能。另外，通过在接触插塞cp1与配线层39之间配置绝缘层40，而绝缘层40抑制接触插塞cp1与配线层39之间的配线间短路或绝缘击穿。因此，y方向上的绝缘层40的宽度可以设定足够宽的宽度，使得即便接触插塞cp1产生位置偏移，在接触插塞cp1与配线层39之间也不产生配线间短路或绝缘击穿。绝缘层40例如可以使用sin。此外，绝缘层40只要是加工接触插塞cp1时相对于绝缘层25能够获得充分的蚀刻选择比的绝缘材料即可。
[0076]
由半导体层33、积层体37及配线层39构成选择晶体管st1。选择晶体管st1的通道区域通过沿着配线层39的侧面及底面设置的曲轴形状的半导体层33(半导体层33a及半导体层33b)而按照曲轴形状来形成。
[0077]
在半导体层33(半导体层33c)上设置有作为接触插塞cp1发挥功能的导电体41。此外，图4的例子表示因制造偏差引起的位置偏移而导致导电体41的一部分设置在绝缘层40上的情况，但导电体41也可以不设置在绝缘层40上。换句话说，导电体41的底面也可以不与绝缘层40相接。
[0078]
在导电体41上设置有作为接触插塞cp2发挥功能的导电体42。
[0079]
在导电体42上设置有作为位线bl发挥功能且沿y方向延伸的配线层43。
[0080]
导电体41及42以及配线层43由导电材料构成，例如可以使用金属材料。
[0081]
2.选择晶体管st1及选择栅极线sgd的配置
[0082]
接下来，利用图5对选择晶体管st1及选择栅极线sgd的配置的一例进行说明。图5是表示存储器柱mp的上部、选择晶体管st1、选择栅极线sgd、接触插塞cp1及cp2以及位线bl的配置的立体图。此外，在图5的例子中，为了使说明简略，示出图3中所说明的存储器柱mp2及mp4，省略了其它存储器柱mp。另外，在图5的例子中，省略了绝缘层的一部分。
[0083]
如图5所示，例如，2个存储器柱mp2及mp4在x方向上错位配置地排列。以通过存储器柱mp2的一部分区域的上方的方式设置有沿x方向延伸的配线层39(选择栅极线sgd0)。同样地，以通过存储器柱mp4的一部分区域的上方的方式设置有沿x方向延伸的配线层39(选择栅极线sgd1)。在存储器柱mp2的上方与存储器柱mp4的上方之间设置有半导体层33。半导体层33经由导电体41及42而连接于配线层43。此外，图5的例子表示因制造偏差引起的位置偏移而导致导电体41(接触插塞cp1)的一部分设置于设置在配线层39的侧面的绝缘层40上的情况，但导电体41也可以不设置在绝缘层40上。
[0084]
3.存储单元阵列的制造方法
[0085]
接下来，利用图6～图18对存储单元阵列10的制造方法的一例进行说明。图6～图18分别表示制造步骤中的存储单元阵列10的平面及沿着a1-a2线的截面(a1-a2截面)。
[0086]
以下，对如下情况进行说明，即，作为配线层24的形成方法，使用利用牺牲层形成相当于配线层24的结构之后将牺牲层44去除而置换成导电材料(配线层24)的方法(以下，记载为“替换”)。
[0087]
如图6所示，在半导体衬底20上依次形成绝缘层21、配线层22及绝缘层23。接着，交替地积层与配线层24对应的9层牺牲层44及9层绝缘层25。牺牲层44可以使用与绝缘层25能够获得湿法蚀刻的选择比的材料。以下，对牺牲层44使用sin的情况进行说明。
[0088]
接着，形成沿z方向延伸的存储器柱mp。更具体来说，首先，形成贯通9层绝缘层25、9层牺牲层44及绝缘层23且底面到达配线层22的孔。接着，依次积层阻挡绝缘膜26、电荷蓄积层27及隧道绝缘膜28之后，将最上层的绝缘层25上及孔底面的阻挡绝缘膜26、电荷蓄积层27及隧道绝缘膜28去除，在孔底面使配线层22露出。接着，形成半导体层29及核心层30，将孔内填埋。接着，将最上层的绝缘层25上的半导体层29及核心层30去除。此时，也将孔上部的半导体层29及核心层30去除。接着，以将孔上部填埋的方式形成覆盖层31。
[0089]
如图7所示，在存储器柱mp上形成绝缘层25之后，以被覆存储器柱mp的上表面的方式形成绝缘层32。此时，将之后要形成狭缝slt的区域的绝缘层32去除。
[0090]
接着，形成绝缘层25。
[0091]
如图8所示，形成沿x方向延伸且底面到达存储器柱mp的沟槽tr(槽图案)。此时，例如，也可以将绝缘层32用作蚀刻终止层，分2个阶段加工沟槽tr，由此减小存储器柱mp上表面的加工损伤。在沟槽tr的底部，错位配置成2排的各存储器柱mp的上表面的一部分露出。
[0092]
接着，依次积层半导体层33、积层体37(即绝缘层34～36)及绝缘层45。此时，半导体层33连接于存储器柱mp的上表面、即覆盖层31。绝缘层45例如作为积层体37的保护层发挥功能。绝缘层45例如可以使用与积层体37能够获得湿法蚀刻的选择比的材料。
[0093]
如图9所示，通过光刻，在2个沟槽tr之间形成被覆相邻的2个存储器柱mp的上方的掩模图案(抗蚀剂46)。
[0094]
如图10所示，例如，通过cde(chemical dry etching，化学干法蚀刻)，将未由抗蚀剂46被覆的区域的绝缘层34及绝缘层45去除。
[0095]
如图11所示，将抗蚀剂46去除之后，将表面露出、即上表面未设置积层体37及绝缘层45的半导体层33的一部分区域氧化，形成绝缘层38。此时，表面由积层体37及绝缘层45被覆的区域的半导体层33不被氧化。此外，表面由积层体37及绝缘层45被覆的半导体层33的端部区域也可以被氧化。
[0096]
接下来，例如，通过湿法蚀刻，将绝缘层45去除。
[0097]
如图12所示，在沟槽tr内形成配线层39。更具体来说，例如，依序形成tin与w，将沟槽tr填埋。接着，将表面及沟槽tr上部的tin与w去除，形成配线层39。此时，以配线层39的上表面低于半导体层33(半导体层33c)的上表面的方式形成配线层39。也就是说，以不将沟槽tr完全填埋的方式形成配线层39。因此，配线层39成为下沉的形状。换句话说，积层体37从配线层39的表面突出。
[0098]
如图13所示，例如，通过cde，将积层体37的露出部分、即位于比半导体层33c的上表面及配线层39的上表面高的位置且与半导体层33b的上部相接的积层体37去除。由此，半导体层33的侧面(半导体层33b)的上部及半导体层33的上表面(半导体层33c)露出。
[0099]
如图14所示，例如，通过cvd来堆积绝缘层40。
[0100]
如图15所示，例如，通过rie(reactive ion etching，反应性离子蚀刻)对绝缘层40进行蚀刻(以下，也记载为“回蚀”)。通过绝缘层40的回蚀，将与半导体层33的侧面相接的区域以外的绝缘层去除。也就是说，绝缘层40的侧面部分(与半导体层33的侧面相接的部分)残留。换句话说，形成设置在积层体37及配线层39的端部上表面上且侧面与半导体层33的侧面(半导体层33b)的上部相接的绝缘层40。
[0101]
如图16所示，形成绝缘层25。然后，例如，通过cmp(chemical mechanical polishing，化学机械抛光)等，使绝缘层25的表面平坦。接着，进行替换。更具体来说，首先，加工底面到达绝缘层23的狭缝slt。此时，例如，使绝缘层32不露出于狭缝slt的侧面。接着，通过湿法蚀刻，从狭缝slt侧面将牺牲层44去除而形成空隙ag。
[0102]
如图17所示，接着，依序形成tin及w，将空隙ag内填埋之后，将形成在狭缝slt内及最上层的绝缘层25上的tin及w去除，形成配线层24。接着，利用绝缘层47将狭缝slt填埋。由此，替换结束。
[0103]
如图18所示，形成底面与半导体层33相接的导电体41。
[0104]
如图19所示，形成绝缘层25之后，形成导电体42及配线层43。
[0105]
4本实施方式的效果
[0106]
如果是本实施方式的构成，那么可以提供一种能够提高可靠性的半导体存储装置。对本效果详细地进行叙述。
[0107]
如果是本实施方式的构成，那么能够以通过存储器柱mp的一部分区域的上方的方式形成选择栅极线sgd。并且，可以在存储器柱mp上形成沿着选择栅极线sgd的侧面及底面的选择晶体管st1。进而，可以在选择晶体管st1的栅极绝缘膜(积层体37)上形成终止层stp。由此，即使因制造偏差而导致接触插塞cp1的配置朝选择栅极线sgd侧偏移，也可以通过终止层stp来防止栅极绝缘膜被加工。
[0108]
进而，如果是本实施方式的构成，那么在接触插塞cp1与选择栅极线sgd之间设置
终止层stp，因此，可以抑制接触插塞cp1与选择栅极线sgd之间的配线间短路或绝缘击穿。因此，可以提高半导体存储装置的可靠性。
[0109]
进而，如果是本实施方式的构成，那么可以抑制因制造偏差引起的接触插塞cp1与选择栅极线sgd之间的配线间短路或绝缘击穿，因此，可以提高制造良率。
[0110]
5.变化例等
[0111]
所述实施方式中的半导体存储装置包含：多个第1配线层(wl)，沿第1方向(z方向)积层；第1存储器柱(mp2)，包含在多个第1配线层的内部沿第1方向延伸的第1半导体层(29)；第2配线层(39、sgd0)，配置在第1半导体层的上方；第2半导体层(33)，包含配置在第1半导体层与第2配线层之间的第1部分(33a)、向第1半导体层的上方延伸的第2部分(33b)及设置在第2部分上的第3部分(33c)；第1绝缘层(37)，配置在第1部分与第2配线层之间及第2部分与第2配线层之间；及第2绝缘层(40)，设置在第1绝缘层上，且与第2部分的一部分相接。
[0112]
通过应用所述实施方式，可以提供一种能够提高可靠性的半导体存储装置。
[0113]
此外，实施方式并不限定于所述说明的方式，可以进行各种变化。
[0114]
例如，在所述实施方式中，相邻的2个存储器柱mp共通连接于1个接触插塞cp1，但存储器柱mp及接触插塞cp1的配置并不限定于此。例如，也可以针对每一个存储器柱mp设置接触插塞cp1。在该情况下，半导体层33也针对每一个存储器柱mp而设置。
[0115]
进而，也可以y方向上的存储器柱mp的中心与选择栅极线sgd的中心相同的方式配置。在该情况下，可以在1个存储器柱mp上形成2个选择晶体管st1。
[0116]
另外，所述实施方式中的“连接”也包括在中间介置例如晶体管或电阻等其它某种构件而间接地连接的状态。
[0117]
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[0118]
[符号的说明]
[0119]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体存储装置
[0120]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器控制器
[0121]
10
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存储单元阵列
[0122]
11
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指令寄存器
[0123]
12
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地址寄存器
[0124]
13
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定序器
[0125]
14
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驱动器模块
[0126]
15
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行解码器模块
[0127]
16
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感测放大器模块
[0128]
20
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半导体衬底
[0129]
21、23、25、32、34～36、38、40、45、47
ꢀꢀ
绝缘层
[0130]
22、24、39、43
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
配线层
[0131]
26
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阻挡绝缘膜
[0132]
27
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电荷蓄积层
[0133]
28
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隧道绝缘膜
[0134]
29、33、33a～33c
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半导体层
[0135]
30
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核心层
[0136]
31
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覆盖层
[0137]
37
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积层体
[0138]
41、42
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导电体
[0139]
44
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牺牲层
[0140]
46
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抗蚀剂。