半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机中常用的半导体结构件，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
3.dram通常包括有源区和位于有源区外部的外围区，所述外围区用于设置外围电路结构，所述外围电路结构用于向所述有源区提供控制信号。所述外围区又可以分为多个子区域，例如子字线驱动(swd)区和读出放大器(s/a)区。在现有的dram等半导体结构中，所述有源区中的图案、所述外围区中多个所述子区域中的图案均为连续的线性图案，且所述有源区中图案、子字线驱动(swd)区中的图案和读出放大器(s/a)区中图案的延伸方向均沿着不同的方向延伸。在对所述有源区和所述外围区同时进行光刻的过程中，由于光刻机台本身结构的限制，通过优化光照条件，只能确保一个方向或者两个方向上线条的分辨率和粗糙度满足要求，其他方向(例如第三方向)上的线条粗糙度会增大，从而影响其他方向上图案的光刻质量，最终影响半导体结构的性能。
4.因此，如何确保半导体结构中不同方向上图形的形貌，改善光刻质量，提高半导体结构的性能，是当前亟待解决的技术问题。


技术实现要素：

5.本发明提供一种半导体结构及其形成方法，用于解决现有的半导体结构中易出现粗糙度较大的图案的问题，以提高半导体结构的制造良率，改善半导体结构的性能。
6.为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：
7.提供一基底，所述基底包括存储区域，所述存储区域包括衬底、位于所述衬底上的导电层、位于所述导电层上的第一掩模层；
8.图案化所述第一掩模层，形成呈第一阵列排布的多个第一点状图案；
9.回填所述第一掩模层，形成覆盖所述第一掩模层的第二掩模层；
10.图案化所述第二掩模层，形成呈第二阵列排布的多个第二点状图案，在沿垂直于所述衬底的方向上，一个所述第二点状图案的投影位于相邻的两个所述第一点状图案之间；
11.以所述第一点状图案和所述第二点状图案共同作为掩模图案刻蚀所述导电层，形成多个相互独立的导电点状图案。
12.可选的，图案化所述第一掩模层的具体步骤包括：
13.形成第一覆盖层于所述第一掩模层表面；
14.形成第一光阻层于所述第一覆盖层表面，所述第一光阻层中具有呈第一阵列排布的多个第一刻蚀图案；
15.以所述第一刻蚀图案为掩模图案刻蚀所述第一覆盖层和所述第一掩模层，形成呈第一阵列排布的多个第一点状图案；
16.去除所述第一光阻层和所述第一覆盖层。
17.可选的，形成覆盖所述第一掩模层的第二掩模层具体步骤包括：
18.回填位于相邻所述第一点状图案之间第一沟槽，形成填充满所述第一沟槽并覆盖所述第一掩模层顶面的第二掩模层。
19.可选的，所述存储区域还包括位于所述导电层与所述第一掩模层之间的第三掩模层；以所述第一点状图案和所述第二点状图案共同作为掩模图案刻蚀所述导电层的具体步骤包括：
20.以所述第一点状图案和所述第二点状图案共同作为掩模图案刻蚀所述第三掩模层，形成呈第三阵列排布的多个第三点状图案；
21.以所述第三点状图案作为掩模图案刻蚀所述导电层。
22.可选的，所述第三阵列为所述第一阵列在沿垂直于所述衬底方向上的投影与所述第二阵列在沿垂直于所述衬底方向上的投影的组合。
23.可选的，以所述第三点状图案作为掩模图案刻蚀所述导电层的具体步骤包括：
24.形成覆盖所述第三点状图案侧壁的侧墙，相邻所述第三点状图案之间的所述侧墙相互连接；
25.回填所述第三掩模层，形成填充层；
26.去除所述侧墙，形成由所述填充层和残留的所述第三掩模层共同形成的、且呈第四阵列排布的多个第四点状图案；
27.以所述第四点状图案作为掩模图案刻蚀所述导电层。
28.可选的，所述存储区域还包括位于所述第三掩模层和所述导电层之间的第四掩模层，所述第四掩模层的材料与所述侧墙的材料相同；还包括如下步骤：
29.去除所述侧墙和部分的所述第四掩模层，残留的所述第四掩模层形成呈第四阵列排布的多个第五点状图案；
30.以所述第五点状图案为掩模图案刻蚀所述导电层，将所述导电层分割为多个相互独立的导电点状图案；
31.去除所述第四掩模层。
32.可选的，所述导电点状图案的形状为圆形、椭圆形或者任意多边形。
33.可选的，所述基底还包括均位于所述存储区域外部的第一外围区域、第二外围区域；
34.所述第一外围区域用于形成第一线状图案；
35.所述第二外围区域用于形成第二线状图案，且所述第一线状图案的延伸方向与所述第二线状图案的延伸方向相交。
36.为了解决上述问题，本技术还提供了一种半导体结构，包括：
37.基底，所述基底包括存储区域和均位于所述存储区域外部的第一外围区域、第二外围区域；
38.所述第一外围区域具有第一线状图案，所述第二外围区域具有第二线状图案，且所述第一线状图案的延伸方向与所述第二线状图案的延伸方向相交；
39.所述存储区域包括衬底和位于所述衬底上的多个相互独立的导电点状图案。
40.本发明提供的半导体结构及其形成方法，通过将存储区域的图案设置为多个相互独立的导电点状图案，第一外围区域和第二外围区域的图案均保持为线状图案，使得在进行光刻曝光工艺时，易于实现光照条件的最优化，从而能够同时确保所述存储区域的图案、所述第一外围区域的图案和所述第二外围区域的图案的粗糙度满足工艺要求，实现对半导体结构制造良率的提高，并有助于改善半导体结构的性能。
附图说明
41.附图1是本发明具体实施方式中半导体结构的形成方法流程图；
42.附图2a-2i是本发明具体实施方式在形成半导体结构的过程中主要工艺的截面示意图；
43.附图3a-3h是本发明具体实施方式在形成半导体结构的过程中主要工艺的俯视示意图。
具体实施方式
44.下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
45.本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2a-2i是本发明具体实施方式在形成半导体结构的过程中主要工艺的截面示意图，附图3a-3h是本发明具体实施方式在形成半导体结构的过程中主要工艺的俯视示意图。如图1、图2a-图2i、图3a-图3h所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
46.步骤s11，提供一基底，所述基底包括存储区域aa，所述存储区域aa包括衬底20、位于所述衬底20上的导电层21、位于所述导电层21上的第一掩模层26，如图2a所示。
47.可选的，所述基底还包括均位于所述存储区域aa外部的第一外围区域p1、第二外围区域p2；
48.所述第一外围区域p1用于形成第一线状图案41；
49.所述第二外围区域p2用于形成第二线状图案42，且所述第一线状图案41的延伸方向与所述第二线状图案42的延伸方向相交，如图2a所示。所述存储区域aa、所述第一外围区域p1和所述第二外围区域p2之间相对位置关系可参见图3h。
50.所述存储区域aa用于信息的存储，所述第一外围区域p1和所述第二外围区域p2设置于所述存储区域aa的外部。举例来说：所述第一外围区域p1为字线驱动器区域，所述第二外围区域p2为读出放大器区域。所述第一线状图案41用于形成第一焊盘，以向所述存储区域aa传输第一控制信号(例如字线驱动信号)；所述第二线状图案42用于形成第二焊盘，以向所述存储区域aa传输第二控制信号(例如读出放大信号)。本具体实施方式是以所述第一外围区域p1和所述第二外围区域p2设置在所述存储区域aa相邻的两侧为例进行说明，本领域技术人员还可以根据实际需要调整所述第一外围区域p1、所述第二外围区域p2和所述存
储区域aa三者之间的相对位置关系。
51.步骤s12，图案化所述第一掩模层26，形成呈第一阵列排布的多个第一点状图案262，如图2b和图3b所示，图2b为图3b沿aa方向上的剖面图。
52.可选的，图案化所述第一掩模层26的具体步骤包括：
53.形成第一覆盖层于所述第一掩模层26表面；
54.形成第一光阻层29于所述第一覆盖层表面，所述第一光阻层29中具有呈第一阵列排布的多个第一刻蚀图案292；
55.以所述第一刻蚀图案292为掩模图案刻蚀所述第一覆盖层和所述第一掩模层26，形成呈第一阵列排布的多个第一点状图案262；
56.去除所述第一光阻层29和所述第一覆盖层。
57.所述第一覆盖层的形成是为了确保于所述第一掩模层26中形成的所述第一点状图案262的形貌。所述第一覆盖层可以为单层结构，也可以为多层结构。以下以所述第一覆盖层包括相互叠置的第一子层27和第二子层28为例进行说明。首先，于所述第一掩模层26的表面形成所述第一子层27；然后，于所述第一子层27表面形成所述第二子层28；接着，形成图案化的所述第一光阻层29于所述第二子层28表面，即通过在所述第一光阻层29中形成暴露所述第二子层28的第一开口291，将所述第一光阻层29分割为呈第一阵列排布的多个所述第一刻蚀图案292，如图2a、图3a所示，图2a为图3a沿aa方向上的剖面图；最后，以所述第一刻蚀图案292为掩模图案刻蚀所述第二子层28、所述第一子层27和所述第一掩模层26，除去所述第一光阻层29、所述第二子层28和所述第一子层27之后，得到如图2b和图3b所示的结构。通过本步骤的刻蚀，在所述第一掩模层26中形成了贯穿所述第一掩模层26、且沿第一方向(例如图3a-3h中的d1方向)延伸的第一沟槽261，从而将所述第一掩模层26分割为呈所述第一阵列排布的多个所述第一点状图案262。所述第一掩模层26的材料可以为氧化物材料，例如二氧化硅；所述第一子层27的材料可以为硬掩膜上旋涂(spin on hardmask，soh)材料；所述第二子层28的材料可以为氮氧化物材料，例如氮氧化硅。在本具体实施方式中，所述第一阵列可以是四方阵列，也可以是六方阵列，本领域技术人员可以根据实际需要进行设置。本步骤在形成呈所述第一阵列排布的多个所述第一点状图案262的过程中，同步于所述第一外围区域p1形成所述第一线状图案41、以及于所述第二外围区域p2形成所述第二线状图案42。由于在所述存储区域aa形成的是呈所述第一阵列排布的多个第一点状图案262，即所述存储区域aa形成的不是线状的图案，即只需要两个方向(即所述第一线状图案41的延伸方向和所述第二线状图案42的延伸方向)的线状光罩，因此，能够通过优化光照条件，同时确保所述第一点状图案262、所述第一线状图案41和所述第二线状图案42的粗糙度的均匀性。
58.步骤s13，回填所述第一掩模层26，形成覆盖所述第一掩模层26的第二掩模层30，如图2c所示。
59.可选的，形成覆盖所述第一掩模层26的第二掩模层30的具体步骤包括：
60.回填位于相邻所述第一点状图案262之间的第一沟槽261，形成填充满所述第一沟槽261并覆盖所述第一掩模层26顶面的第二掩模层30。
61.具体来说，可以采用化学气相沉积、物理气相沉积或者原子层沉积方式回填所述第一沟槽261，形成填充满所述第一沟槽261并覆盖所述第一掩模层26顶面(即所述第一掩
模层26背离所述衬底20的表面)的所述第二掩模层30。所述第二掩模层30的材料与所述第一掩模层26的材料之间具有较高的刻蚀选择比(例如刻蚀选择比大于3)，便于后续进行选择性刻蚀，例如所述第二掩模层30的材料可以为旋涂硬掩模材料。
62.步骤s14，图案化所述第二掩模层30，形成呈第二阵列排布的多个第二点状图案，在沿垂直于所述衬底20的方向上，一个所述第二点状图案的投影位于相邻的两个所述第一点状图案262之间。
63.具体来说，图案化所述第二掩模层30的具体步骤为：首先，形成覆盖于所述第二掩模层30表面的第二覆盖层31；然后，形成图案化的第二光阻层32于所述第二覆盖层31表面，所述第二光阻层32中通过形成暴露所述第二覆盖层31的第二开口321，将所述第二光阻层32分割为呈第二阵列排布的多个第二刻蚀图案322，如图2c、图3c所示，图2c为图3c沿aa方向上的剖面图；最后，以所述第二刻蚀图案322为掩模图案刻蚀所述第二覆盖层31和所述第二掩模层30，形成贯穿所述第二掩模层30、且沿第二方向(例如图3a-3h中的d2方向)延伸的第二沟槽(图中未示出)，所述第一方向与所述第二方向相交。多个所述第二沟槽将所述第二掩模层30分割为呈第二阵列排布的多个第二点状图案。本具体实施方式中所述的相交，可以是垂直相交，也可以是倾斜相交。所述第二覆盖层31的材料可以是但不限于氮氧化硅。在沿垂直于所述衬底20的方向上，一个所述第二点状图案的投影位于相邻的两个所述第一点状图案262之间，即所述第二阵列与所述第一阵列错位设置。所述第二阵列可以为四方阵列，也可以为六方阵列。
64.步骤s15，以所述第一点状图案262和所述第二点状图案共同作为掩模图案刻蚀所述导电层21，形成多个相互独立的导电点状图案211，如图2i、图3g和图3h所示，图2i为图3g沿aa方向上的剖面图。
65.可选的，所述存储区域aa还包括位于所述导电层21与所述第一掩模层26之间的第三掩模层24；以所述第一点状图案262和所述第二点状图案共同作为掩模图案刻蚀所述导电层21的具体步骤包括：
66.以所述第一点状图案和所述第二点状图案共同作为掩模图案刻蚀所述第三掩模层24，形成呈第三阵列排布的多个第三点状图案242，如图2d和图3d所示，图2d为图3d沿aa方向上的剖面图；
67.以所述第三点状图案242作为掩模图案刻蚀所述导电层21。
68.可选的，所述第三阵列为所述第一阵列在沿垂直于所述衬底20方向上的投影与所述第二阵列在沿垂直于所述衬底20方向上的投影的组合。
69.可选的，以所述第三点状图案242作为掩模图案刻蚀所述导电层21的具体步骤包括：
70.形成覆盖所述第三沟槽241侧壁的侧墙33，，相邻所述第三点状图案242之间的所述侧墙相互连接，如图2e、2f和3e所示，图2e为图3e沿aa方向上的剖面图，图2f为3e沿bb方向上的剖面图；
71.回填所述第三掩模层24，形成填充层34，如图2g所示；
72.去除所述侧墙33，形成由所述填充层34和残留的所述第三掩模层24共同形成的呈第四阵列排布的多个第四点状图案；
73.以所述第四点状图案为掩模图案刻蚀所述导电层21。
74.可选的，所述存储区域aa还包括位于所述第三掩模层24和所述导电层21之间的第四掩模层23，所述第四掩模层23的材料与所述侧墙33的材料相同；还包括如下步骤：
75.去除所述侧墙33和部分的所述第四掩模层23，残留的所述第四掩模层23形成呈第四阵列排布的多个第五点状图案232，如图2h所示；
76.以所述第五点状图案232为掩模图案刻蚀所述导电层21，将所述导电层21分割为多个相互独立的导电点状图案211；
77.去除所述第四掩模层23。
78.具体来说，在所述第一掩模层26和所述第三掩模层24之间还可以设置有第三覆盖层25，所述第三掩模层24和所述导电层21之间设置有第四掩模层23，所述第四掩模层23与所述导电层21之间还设置有第五掩模层22。首先，以所述第一点状图案262和所述第二点状图案共同作为掩模图案刻蚀所述第三覆盖层25和所述第三掩模层24，形成多个贯穿所述第三掩模层24的第三沟槽241，多个所述第三沟槽241将所述第三掩模层24分割为呈第三阵列排布的多个第三点状图案242，如图2d所示。所述第三阵列为所述第一阵列和所述第二阵列的组合。即在沿垂直于所述衬底20的方向上，所述第一阵列的投影和所述第二阵列的投影共同构成所述第三阵列。接着，采用原子层沉积工艺于所述第三点状图案242的侧壁表面沉积所述侧墙33，如图2e、图2f和图3e所示，图2e为图3e沿aa方向上的剖面图，图2f为图3e沿bb方向上的剖面图。原子层沉积工艺能够精确控制所述侧墙33的厚度，从而控制后续形成的所述导电点状图案211的特征尺寸。所述侧墙33未填充满所述第三沟槽241。之后，回填所述第三掩模层24，即在所述第三沟槽241的空余空间内填充满所述填充层34，如图2g和图3f所示，图2g是图3f沿bb方向上的剖面图。接着，回刻蚀所述侧墙33，去除所述侧墙33之后，所述填充层34和残留的所述第三掩模层24共同形成呈第四阵列排布的多个第四点状图案。所述填充层34的加入，使得所述第四阵列的排布密度大于所述第三阵列的排布密度。同时，通过控制相邻所述第三点状图案242之间的所述侧墙33相互连接，可以充个隔断相邻的所述填充层34，从而确保形成的所述第四阵列中相邻所述第四点状图案之间的间隔。由于将所述侧墙33的材料设置为与所述第四掩模层23的材料相同，因此，可以以所述第五掩模层22为刻蚀截止层，刻蚀所述侧墙和所述第四掩模层23，在所述第四掩模层23中形成多个贯穿所述第四掩模层23、暴露所述第五掩模层22的所述第五沟槽231，多个所述第五沟槽231将所述第四掩模层分割为呈第四阵列排布的多个第五点状图案232，如图2h所示。最后，以所述第五点状图案232为掩模图案刻蚀所述第五掩模层22和所述导电层21，将所述导电层21分割为多个相互独立的导电点状图案211，如图2i、图3g和图3h所示。所述第三掩模层24的材料可以为硬掩模上旋涂材料，所述第三覆盖层25的材料可以是但不限于氮氧化硅。所述第四掩模层23与所述侧墙33的材料可以同为氧化物材料，例如二氧化硅。所述第五掩模层22的材料可以为有机掩模材料，例如无定型碳(acl)。
79.可选的，所述导电点状图案211的形状为圆形、椭圆形或者任意多边形。
80.不仅如此，本具体实施方式还提供了一种半导体结构。本具体实施方式提供的半导体结构可以采用如图1、图2a-图2i、图3a-图3h所示的方法形成，本具体实施方式提供的半导体结构的示意图可参见图2i和图3h。如图2i和图3h所示，本具体实施方式提供的半导体结构，包括：
81.基底，所述基底包括存储区域aa和均位于所述存储区域aa外部的第一外围区域
p1、第二外围区域p2；
82.所述第一外围区域p1具有第一线状图案41，所述第二外围区域p2具有第二线状图案42，且所述第一线状图案41的延伸方向与所述第二线状图案42的延伸方向相交；
83.所述存储区域aa包括衬底20和位于所述衬底20上的多个相互独立的导电点状图案211。
84.可选的，多个所述导电点状图案211的排布方向与所述第一线状图案41的延伸方向、所述第二线状图案42的延伸方向均不同。
85.可选的，所述第一外围区域p1为字线驱动器区域，所述第二外围区域p2为读出放大器区域。
86.可选的，所述第一线状图案41、所述第二线状图案42与所述导电点状图案211同层设置。
87.可选的，所述导电点状图案211的形状为圆形、椭圆形或者任意多边形。
88.本具体实施方式提供的半导体结构及其形成方法，通过将存储区域的图案设置为多个相互独立的点状图案，第一外围区域和第二外围区域的图案均保持为线状图案，使得在进行光刻曝光工艺时，易于实现光照条件的最优化，从而能够同时确保所述存储区域的图案、所述第一外围区域的图案和所述第二外围区域的图案的粗糙度满足工艺要求，实现对半导体结构制造良率的提高，并有助于改善半导体结构的性能。
89.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。