半导体装置及其测试设备和方法与流程

1.本公开涉及能够在测试过程中电检测缺陷的半导体装置及其测试设备和方法。


背景技术：

2.通过在硅晶圆上执行多个单元过程来形成半导体芯片。形成在硅晶圆上的每个半导体芯片区域中的半导体芯片彼此以预定间隔隔开，并且划线道插置在其间。
3.当半导体芯片制造过程完成时，为了单独封装半导体芯片，执行切割过程，其中沿着划线道的中心线切割晶圆以将半导体芯片彼此分离。
4.然而，在切割硅晶圆的切割过程或处置过程中，由于外部物理力的作用，在半导体芯片的切割表面和外围处可能会产生裂纹(crack)，因此可能出现传播到半导体芯片区域的裂纹缺陷。
5.由于半导体芯片中的裂纹缺陷导致半导体芯片的故障和可靠性故障，因此需要一种在测试过程中准确检测半导体芯片中的包括裂纹缺陷在内的各种芯片缺陷的方法。


技术实现要素：

6.本公开旨在提供一种半导体装置及其裂纹测试设备和方法，其能够在测试过程中通过使用多个电阻器电路来准确地检测缺陷。
7.根据本公开的一方面的半导体装置包括沿着芯片的外部区域分散设置的外部电阻器电路，其中外部电阻器电路可以包括：外部电阻器结构，该外部电阻器结构包括扩散层、多晶硅层和布线层中的至少一个；连接到外部电阻器结构的外部晶体管；以及设置在芯片焊盘区域中并通过外部电阻器结构连接到外部晶体管的第一测试焊盘。外部电阻器电路可以将外部电阻器结构的电阻值的变化反映在外部晶体管的电流中以通过第一测试焊盘输出。
8.根据本公开的一方面的半导体装置还包括设置在芯片的内部区域中的内部电阻器电路。内部电阻器电路可以包括设置在芯片的内部区域中并包括扩散层、多晶硅层和布线层中的至少一个的内部电阻器结构，连接到内部电阻器结构的内部晶体管和第二测试焊盘，其设置在芯片焊盘区域中并通过内部电阻器结构连接到内部晶体管。
9.根据本公开的一方面的半导体装置的测试设备包括半导体芯片，每个半导体芯片包括沿着芯片的外部区域分散设置的外部电阻器电路和设置在芯片的内部区域中的内部电阻器电路，以及测试装备，该测试装备驱动外部电阻器电路和内部电阻器电路，并将外部电阻器电路的输出与内部电阻器电路的输出进行比较以检测每个半导体芯片中是否出现缺陷。
10.根据本公开的一方面的半导体装置的测试设备包括半导体芯片，每个半导体芯片包括多个外部电阻器电路，其沿着芯片的外部区域分散设置，以及测试装备，其驱动多个外部电阻器电路，并将多个外部电阻器电路的输出相互比较或将输出与预定参考值进行比较以检测每个半导体芯片中是否出现缺陷。
11.根据本公开的一方面的半导体装置的测试方法包括：通过切割过程分离多个半导体芯片，多个半导体芯片包括沿着芯片的外部区域分散设置的外部电阻器电路和设置在芯片的内部区域中的内部电阻器电路；驱动每个半导体芯片的外部电阻器电路和内部电阻器电路，并将外部电阻器电路的输出与内部电阻器电路的输出进行比较；以及当在外部电阻器电路的输出当中检测到与内部电阻器电路的输出相比超出允许范围的输出时，确定在检测到的半导体芯片中出现缺陷。
12.根据本公开的一方面的半导体装置的测试方法包括：通过切割过程分离包括多个外部电阻器电路的多个半导体芯片，多个外部电阻器电路沿着芯片的外部区域分散设置；驱动每个半导体芯片的多个外部电阻器电路，并将多个外部电阻器电路的输出相互比较或将输出与预定参考值进行比较；以及当在多个外部电阻器电路的输出当中检测到与参考值或另一输出相比超出允许范围的输出时，确定在检测到的半导体芯片中出现缺陷。
附图说明
13.附图被包括以提供对本公开的进一步理解并且被并入并构成本技术的一部分，附图例示了本公开的实施方式并且与说明书一起用于解释本公开的原理。在附图中：
14.图1a和图1b是示出根据一个实施方式的半导体芯片设置在其上的半导体晶圆的图；
15.图2是示出根据一个实施方式的具有外部电阻器电路和内部电阻器电路的半导体芯片及其测试装备的示意图；
16.图3是示出根据一个实施方式的具有外部电阻器电路的半导体芯片及其测试装置的示意图；
17.图4是示出根据一个实施方式的半导体芯片的测试设备的等效电路图；
18.图5是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图；
19.图6是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图；
20.图7是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图；
21.图8是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图；
22.图9是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图；
23.图10是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图；
24.图11是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图；以及
25.图12是示出根据一个实施方式的半导体芯片的外部电阻器电路的结构的截面图。
具体实施方式
26.通过以下结合附图描述的实施方式，将阐明本公开的优点和特征及其实现方法。然而，本公开可以以不同的形式实施并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开是彻底的和完整的，并将本公开的范围充分传达给本领域技术人员。此外，本公开仅由权利要求的范围限定。
27.在用于描述本公开的实施方式的附图中公开的形状、尺寸、比例、角度和数量仅仅是示例，因此本公开不限于所例示的细节。在整个说明书中，相似的附图标记指代相似的元
件。在以下描述中，当相关已知功能或配置的详细描述被确定为不必要地模糊本公开的要点时，将省略详细描述。
28.在使用本说明书中描述的“包含”、“具有”和“包括”的情况下，除非使用“仅～”，否则可以添加另一部件。除非另有说明，否则单数形式的术语可包括复数形式。
29.在解释元件时，尽管没有明确的描述，但该元件被解释为包括误差范围。
30.在描述位置关系时，例如，当两个部件之间的位置关系被描述为“在
…
上”、“在
…
上方”、“在
…
下方”和“挨着
…”
时，可以在两个部件之间设置一个或更多个其它部件，除非使用诸如“仅”或“直接”之类的更具限制性的术语。
31.在描述时间关系时，例如，当时间顺序被描述为例如“在
…
之后”、“跟随在
…
之后”、“下一个”和“之前”时，可以包括不连续的情况，除非使用诸如“仅”、“立即”或“直接”之类的更具限制性的术语。
32.将理解的是，尽管术语“第一”、“第二”等可以在本文中用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
33.在描述本公开的元件时，可以使用术语“第一”、“第二”、“a”、“b”、“(a)”、“(b)”等。这些术语旨在从其它元件中识别出对应的元件，并且对应的元件的基础、顺序或数量不应受这些术语的限制。一元件“连接”、“联接”或“粘附”到另一元件或层的表述，除非另有说明，否则该元件或层不仅可以直接连接或粘附到另一元件或层，还可以间接连接或粘附到另一元件或层，其中一个或更多个中间元件或层“设置”在元件或层之间。
34.术语“至少一个”应被理解为包括相关联的所列元素当中的一个或更多个的任何和所有组合。例如，“第一元素、第二元素和第三元素中的至少一个或更多个”的含义表示从第一元素、第二元素和第三元素中的两个或更多个提出的所有元素的组合以及第一元素、第二元素或第三元素。
35.本公开的各种实施方式的特征可以部分地或整体地彼此联接或组合，并且可以以各种方式彼此互操作并且在技术上被驱动，如本领域技术人员能够充分理解的。本公开的实施方式可以彼此独立地施行，或者可以以相互依赖的关系一起施行。
36.在下文中，将参照附图详细描述本说明书的实施方式。
37.图1a是示出其上形成有根据一个实施方式的半导体芯片的半导体晶圆1的平面图，并且图1b是图1a所示的半导体晶圆1的部分区域10的放大平面图。
38.参照图1a和图1b，通过半导体制造过程形成的半导体芯片100以矩阵形式布置在半导体晶圆1上。每个半导体芯片100形成在半导体晶圆1上的每个半导体芯片区域中并且以相等的间隔彼此间隔开，其中在横向方向和纵向方向上延伸以正交并且具有预定宽度的划线道30插置于其间。
39.每个半导体芯片100在其中具有电路部件，并且连接到内部电路的多个焊盘以暴露的结构设置在每个半导体芯片100的外部区域中，以用于与外部电路的电连接。
40.当通过制造过程在半导体晶圆1上完成半导体芯片100时，沿着划线道30的中心线20(即，沿横向方向的中心线20a和沿纵向方向的中心线20b)切割半导体晶圆1的切割过程被执行以将半导体芯片100彼此分离。
41.在切割之后的测试过程中，根据一个实施方式，测试装备通过使用在半导体芯片100的外部区域中分散设置的多个电阻器电路来检测由于包括芯片裂纹在内的各种缺陷引起的电阻变化，因此，可以电气地且准确地检测是否出现缺陷以及缺陷出现位置。
42.图2是示出根据一个实施方式的具有外部电阻器电路和内部电阻器电路的半导体芯片及其测试装备的示意图，并且图3是示出根据一个实施方式的具有外部电阻器电路的半导体芯片及其测试装备的示意图。
43.参照图2，根据一个实施方式的半导体芯片100可以包括多个外部电阻器电路120和内部电阻器电路110，这些外部电阻器电路120沿着芯片的外部区域分散设置，并且内部电阻器电路110设置在芯片的内部区域中，以用于缺陷测试。由于内部电阻器电路110在缺陷测试期间为外部电阻器电路120提供参考，因此可以将其定义为参考电阻器电路。外部电阻器电路120中的每一个和内部电阻器电路110可以具有相等或相似的电阻值。
44.多个外部电阻器电路120可以在半导体芯片100中沿着芯片的围绕焊盘区域的外部区域分散设置，在焊盘区域中连接到内部电路的焊盘130。也就是说，半导体晶圆1(参见图1a)上的每个半导体芯片100的外部电阻器电路120可以设置在每个半导体芯片100的焊盘区域和划线道30(参见图1b)之间。
45.例如，十二个外部电阻器电路120可以以彼此分离的结构设置在矩形半导体芯片100的四个外部区域中。
46.独立地设置在芯片的外部区域内侧的每个外部电阻器电路120可以连接到位于焊盘区域中的焊盘130中的一个焊盘(第一测试焊盘)。内部电阻器电路110可以连接到位于焊盘区域中的焊盘130当中的另一焊盘(第二测试焊盘)。
47.在切割之后的测试过程中，测试装备50可以测量和比较图2所示的半导体芯片100的外部电阻器电路120的输出和内部电阻器电路110的参考输出，以检测是否出现芯片缺陷以及缺陷出现位置。当检测到与内部电阻器电路110的参考输出相比具有超出允许范围的异常输出的外部电阻器电路120时，测试装备50可以确定已经出现芯片缺陷并且可以将对应的外部电阻器电路120被设置于的位置检测为缺陷出现位置。
48.此外，根据一个实施方式的半导体芯片100a可以包括多个外部电阻器电路120，这些外部电阻器电路120沿着芯片的外部区域分散设置以进行测试，如图3所示，并且如图2所示的内部电阻器电路110可以省略。
49.在切割之后的测试过程中，测试装备50可以比较图3所示的半导体芯片100a的外部电阻器电路120的输出以检测是否已经出现缺陷以及缺陷出现位置。当检测到与外部电阻器电路120的输出当中的另一输出相比具有超出允许范围的异常输出的外部电阻器电路120时，测试装备50可以确定已经出现了缺陷并且可以将对应的外部电阻器电路120所设置于的位置检测为缺陷出现位置。
50.另选地，测试装备50可以将图3所示的半导体芯片100a的每个外部电阻器电路120的输出与参考值进行比较，以检测是否已经出现缺陷以及缺陷出现位置。参考值可以是在芯片设计过程中确定的模拟值或从切割前未损坏的外部电阻器电路120测量到的输出值。当在外部电阻器电路120的输出当中检测到具有与参考值相比超出允许范围的异常输出的外部电阻器电路120时，测试装备50可以确定已经出现芯片缺陷并且可以将对应的外部电阻器电路120所设置于的位置检测为缺陷出现位置。
51.图4是示出根据一个实施方式的半导体芯片的测试设备的等效电路图。
52.参照图4，嵌入在半导体芯片100中的每个外部电阻器电路120可以包括外部电阻器结构r2以及经由外部电阻器结构r2连接到第一测试焊盘122的外部晶体管t2，该外部电阻器结构r2包括设置在芯片的外部区域内的半导体扩散层、多晶硅层和金属层中的至少一个。外部电阻器电路120的外部电阻器结构r2可以形成为具有相同或相似的电阻值，并且外部晶体管t2可以形成为具有相同或相似的性能。
53.外部晶体管t2的栅电极g接收半导体芯片100的内部电路的高电位电力的控制信号vin，第一源/漏电极sd1连接到内部电路的低电位电力vss，并且第二源/漏电极sd2经由外部电阻器结构r2连接到第一测试焊盘122。第一测试焊盘122接收来自测试装备50的高电位电力vdd，并经由外部电阻器结构r2将高电位电力vdd提供给外部晶体管t2，并且测试装备50被用作用于测量外部电阻器电路120的与外部晶体管t2的性能成比例的输出的终端。
54.嵌入在半导体芯片100中的内部电阻器电路110可以位于半导体芯片100中的焊盘区域内侧并且设置在不经受裂纹损坏的内部区域中。内部电阻器电路110可以包括内部电阻器结构r1以及经由内部电阻器结构r1连接到第二测试焊盘112的内部晶体管t1，内部电阻器结构r1包括半导体扩散层、多晶硅层和金属层中的至少一种。内部电阻器电路110的内部电阻器结构r1可以形成为具有与外部电阻器电路120的外部电阻器结构r2的电阻值相同或相似的电阻值，并且内部晶体管t1可以形成为具有与外部晶体管t2的性能相同或相似的性能。
55.内部晶体管t1的栅电极g接收半导体芯片100的内部电路的高电位电力的控制信号vin，第一源/漏电极sd1连接到内部电路的低电位电力vss，并且第二源/漏电极sd2经由内部电阻器结构r1连接到第二测试焊盘112。第二测试焊盘112接收来自测试装备50的高电位电力vdd，并经由内部电阻器结构r1将高电位电力vdd提供给内部晶体管t1，并且测试装备50被用作用于测量内部电阻器电路110的与内部晶体管t1的性能成比例的输出的终端。
56.在切割后的测试过程中，测试装备50将电力施加到半导体芯片100以将栅极导通电压的控制信号vin和低电位电力vss施加到内部晶体管tl和外部晶体管t2并且施加高电位电力vdd至第一测试焊盘122和第二测试焊盘112以导通内部晶体管t1和外部晶体管t2。测试装备50经由第一测试焊盘122测量每个外部电阻器电路120的输出，并经由第二测试焊盘112测量内部电阻器电路110的输出。测试装备50可以将每个外部电阻器电路120的输出与内部电阻器电路110的输出进行比较来检测是否出现了缺陷以及缺陷出现位置。
57.例如，当由于外部物理力而在外部电阻器结构r2中出现裂纹缺陷时，该外部电阻器结构r2包括设置在半导体芯片100的外部区域中的半导体扩散层、多晶硅层和金属层中的至少一个，在测试过程中对应的外部电阻器结构r2的电阻值增加，高电位电力vdd的压降量增加，因此流过外部晶体管t2的电流量减少，由此劣化外部晶体管t2的性能。结果，通过第一测试焊盘122测量到的外部电阻器电路120的输出信号(电流量)减小。
58.测试装备50将外部电阻器电路120的输出信号与内部电阻器电路110的输出信号进行比较，并且当检测到具有与内部电阻器电路110的输出信号相比等于或小于允许范围的异常输出的外部电阻器电路120时，确定出现了缺陷，并且可以将对应的外部电阻器电路120所设置于的位置检测为缺陷出现位置。
59.此外，当仅提供外部电阻器电路120而没有像图3所示的半导体芯片100a那样具有
内部电阻器电路时，测试装备50将外部电阻器电路120的输出相互比较，并且当检测到与其它输出相比具有等于或小于允许范围的异常输出的外部电阻器电路120时，测试装备50可以确定已经出现缺陷并且可以将对应的外部电阻器电路120所设置于的位置检测为缺陷出现位置。
60.另选地，测试装备50将每个外部电阻器电路120的输出与参考值进行比较，并且当检测到具有与参考值相比等于或小于允许范围的异常输出的外部电阻器电路120时，测试装备50可以确定已经出现了缺陷并且可以将对应的外部电阻器电路120所设置于的位置检测为缺陷出现位置。
61.由于检测到缺陷的半导体芯片100被确定为有缺陷的芯片并被丢弃，所以可以防止质量事故。
62.图5至图12是示出根据一个实施方式的半导体芯片的各种外部电阻器电路结构的截面图。
63.参照图5，根据一个实施方式的半导体芯片的外部电阻器电路可以包括晶体管，该晶体管包括设置在半导体基板200上的栅极绝缘膜204、栅电极206、源电极212和漏电极214；以及连接到晶体管的电阻器结构，其包括杂质扩散层、多晶硅层208以及多个金属布线层216、222、232、242和252。
64.在半导体基板200中，每个元件区被绝缘结构202电分离。栅电极206与半导体基板200的对应元件区域的沟道区域交叠并且栅极绝缘膜204插置于其间。层间绝缘膜210上的源电极212和漏电极214各自经由形成在层间绝缘膜210的接触孔中的接触插塞211和213连接到半导体基板200的对应元件区域的掺杂有杂质的扩散层。
65.电阻器结构当中的多晶硅层208设置在半导体基板200的绝缘结构203上，经由形成在层间绝缘膜210中的一个接触插塞215连接到漏电极214，并且经由另一接触插塞217连接到在层间绝缘膜210上的最下的金属布线层216。
66.电阻器结构当中的多个金属布线层216、222、232、242和252可以分别设置在多个层间绝缘膜210、220、230、240和250上并且可以经由分别形成在多个层间绝缘膜220、230、240和250的接触孔中的接触插塞221、231、241和251而联接到垂直相邻的布线层。多个金属布线层216、222、232、242和252可以彼此交叠并且可以设置为与多晶硅层208的至少一部分交叠。最上的金属布线层252可以通过穿过钝化层260的焊盘孔262暴露以用作测试焊盘。
67.参照图6，根据一个实施方式的半导体芯片的外部电阻器电路可以包括晶体管和电阻器结构，晶体管包括设置在半导体基板200上的栅极绝缘膜204a、栅电极206a、源电极212a和漏电极214a，电阻器结构包括扩散层和连接到晶体管的多个金属布线层214a、222a、232a、242a和252a。
68.栅电极206a设置在半导体基板200的由绝缘结构202a分离的对应元件区域的沟道区域上并且栅极绝缘膜204a插置于其间。设置在层间绝缘膜210上的源电极212a和漏电极214a各自经由形成在层间绝缘膜210的接触孔中的接触插塞211a和213a连接到半导体基板200的相应元件区域的扩散层。
69.电阻器结构当中的多个金属布线层214a、222a、232a、242a和252a分别设置在多个层间绝缘膜210、220、230、240和250上并且可以经由分别形成在多个层间绝缘膜220、230、240和250的接触孔中的接触插塞221a、231a、241a和251a而连接到垂直相邻的布线层。多个
金属布线层214a、222a、232a、242a和252a可以彼此交叠并且可以经由接触插塞221a、231a、241a和251a串联连接。多个金属布线层222a、232a、242a和252a可以设置为与晶体管的漏电极214a交叠。最上的金属布线层252a可以通过穿过钝化层260的焊盘孔262a暴露以用作测试焊盘。
70.参照图7，根据一个实施方式的半导体芯片的外部电阻器电路可以包括晶体管和连接到晶体管的电阻器结构，该晶体管包括设置在半导体基板200上的栅极绝缘膜204b、栅电极206b、源电极212b和漏电极214b，并且电阻器结构包括扩散层、多晶硅层208b以及多个金属布线层216b、222b、232b、242b和252b。
71.栅电极206b设置在半导体基板200的由绝缘结构202b分离的对应元件区域的沟道区域上并且栅极绝缘膜204b插置于其间。设置在层间绝缘膜210上的源电极212b和漏电极214b各自经由形成在层间绝缘膜210的接触孔中的接触插塞211b和213b连接到半导体基板200的相应元件区域的扩散层。
72.电阻器结构当中的多晶硅层208b可以设置在半导体基板200的绝缘结构203b上，可以经由形成在层间绝缘膜210中的一个接触插塞215b连接到漏电极214b，并且可以经由另一接触插塞217b连接到层间绝缘膜210上的最下的金属布线层216b。
73.电阻器结构当中的多个金属布线层216b、222b、232b、242b和252b分别设置在多个层间绝缘膜210、220、230、240和250上并且可以经由分别形成在多个层间绝缘膜220、230、240和250的接触孔中的接触插塞221b、231b、241b和251b而连接到垂直相邻的布线层。多个金属布线层222b、232b、242b和252b可以彼此交叠并且可以经由接触插塞231b、241b和251b串联连接。多个金属布线层222b、232b、242b和252b设置为与对应电阻器电路的晶体管和多晶硅层208b交叠，从而增加电阻器结构的布置面积，由此增加缺陷检测区域。最上的金属布线层252b可以通过穿过钝化层260的焊盘孔262a暴露以用作测试焊盘。
74.参照图8，根据一个实施方式的半导体芯片的外部电阻器电路可以包括晶体管和连接到晶体管的电阻器结构，该晶体管包括设置在半导体基板200上的栅极绝缘膜204d、栅电极206d、源电极212d和漏电极214d，电阻器结构包括扩散层和多个金属布线层222d、232d、242d、272和252d。电阻器结构可以设置为与对应的电阻器电路的晶体管交叠并且与另一相邻的电阻器电路交叠。
75.栅电极206d设置在半导体基板200的由绝缘结构202d分离的对应元件区域的沟道区域上并且栅极绝缘膜204d插置于其间。设置在层间绝缘膜210上的源电极212d和漏电极214d各自经由形成在层间绝缘膜210的接触孔中的接触插塞211d和213d连接到半导体基板200的对应元件区域的扩散层。
76.电阻器结构当中的多个金属布线层222d、232d、242d、272和252d分别设置在多个层间绝缘膜220、230、240、250和270上并且可以经由形成在多个层间绝缘膜220、230、240和250和270的接触孔中的接触插塞221d、231d、241d、251d和273而连接到垂直相邻的布线层。多个金属布线层222d、232d、242d、272和252d当中的最下的金属布线层222d可以与经由接触插塞221d连接的漏电极214d交叠。多个金属布线层222d、232d、242d和272可以经由接触插塞231d、241d和251d串联连接。金属布线层222d、232d、242d和272中的每一个可以包括第一端部和第二端部，对应的金属布线层的第一端部可以经由下接触插塞连接同时与下金属布线层的第二端部交叠，并且对应的金属布线层的第二端部可以经由上接触插塞连接同时
与上金属布线层的第一端部交叠。最上的金属布线层252d可以经由多个接触插塞273与下布线层272并联连接并且可以通过穿过钝化层260的焊盘孔262d暴露以用作测试焊盘。
77.构成对应的电阻器结构的多个金属布线层222d、232d、242d、272和252d当中的最下的布线层222d可以设置为与对应晶体管的漏电极214d交叠，并且其余金属布线层232d、242d、272和252d可以设置为与另一相邻的电阻器电路交叠，由此进一步增加对应的电阻器结构的布置面积和与其成比例的缺陷检测区域。金属布线层232d、242d、272和252d可以设置为与晶体管以及另一相邻电阻器电路的多晶硅层208c交叠。另一电阻器电路的晶体管包括在半导体基板200的由绝缘结构202c分离的对应元件区域上的栅极绝缘膜206c和栅电极204c，以及在层间绝缘膜210上的源电极212c和漏电极214c。源电极212c和漏电极214c经由接触插塞211c和213c连接到半导体基板200的扩散层。构成另一电阻器电路的电阻器结构的多晶硅层208c可以设置在半导体基板200的绝缘结构203c上，可以经由接触插塞215c连接到漏电极214c，并且可以经由另一接触插塞217c连接到金属布线层216c。
78.参照图9，根据一个实施方式的半导体芯片的外部电阻器电路可以包括晶体管和连接到晶体管的电阻器结构，该晶体管包括设置在半导体基板200上的栅极绝缘膜204e、栅电极206e、源电极212e和漏电极214e，电阻器结构包括扩散层和多个金属布线层222e、232e、242e、272e和252e。电阻器结构可以设置为与对应的电阻器电路的晶体管交叠并且与另一相邻电阻器电路的电阻器结构交叠。
79.栅极绝缘膜204e和栅电极206e设置在半导体基板200的由绝缘结构202e分离的对应元件区域的沟道区域上，并且设置在层间绝缘膜210上的源电极212e和漏电极214e经由接触插塞211e和213e分别连接到半导体基板200的对应元件区域的扩散层。
80.电阻器结构当中的多个金属布线层222e、232e、242e、272e和252e分别设置在多个层间绝缘膜220、230、240、250和270上并且可以经由接触插塞221e、231e、241e、251e和273e连接到垂直相邻的布线层。最下的金属布线层222e可以与经由接触插塞221e连接的漏电极214e交叠。多个金属布线层222e、232e、242e和272e可以经由接触插塞231e、241e和251e串联连接。金属布线层222e、232e、242e和272e中的每一个可以包括第一端部和第二端部，对应的金属布线层的第一端部可以经由下接触插塞连接同时与下金属布线层的第二端部交叠，对应的金属布线层的第二端部可以经由上接触插塞连接同时与上金属布线层的第一端部交叠。最上的金属布线层252e可以经由多个接触插塞273e与下面的布线层272e并联连接，并且可以通过穿过钝化层260的焊盘孔262e暴露以用作测试焊盘。
81.构成对应电阻器结构的多个金属布线层222e、232e、242e、272e和252e当中的一些下布线层222e和232e可以设置为与对应的晶体管交叠，并且其余金属布线层242e、272e和252e可以设置为与构成另一相邻电阻器电路的电阻器结构的多晶硅层208f交叠。构成另一电阻器电路的电阻器结构的多晶硅层208f可以设置在半导体基板200的绝缘结构203f上，可以经由接触插塞215f连接到漏电极214f，并且可以经由另一接触插塞217f连接到金属布线层216f。多晶硅层208f可以形成为伸长以与相邻电阻器电路的多个金属布线层242e、272e和252e交叠，由此进一步增加多晶硅层208f的缺陷检测区域。
82.多个外部电阻器电路可以具有相同的结构或不同的结构。
83.参照图10，多个外部电阻器电路之一可以包括由扩散层、多晶硅层208和金属布线层216、222、232、242和252组成的电阻器结构以及连接到电阻器结构的晶体管，像图5所示
的电阻器电路一样，而另一个外部电阻器电路可以包括由扩散层和金属布线层214a、222a、232a、242a和252a组成的电阻器结构(像图6所示的电阻器电路一样)以及与电阻器结构连接的晶体管。
84.参照图11，多个外部电阻器电路中的一个可以包括由扩散层、多晶硅层208和金属布线层214a、222a、232a、242a和252a组成的电阻器结构以及连接到电阻器结构的晶体管，像图5所示的电阻器电路一样，而另一个外部电阻器电路可以包括由扩散层、多晶硅层208b和金属布线层216b、222b、232b、242b和252b组成的电阻器结构(像图7所示的电阻器电路一样)以及与电阻器结构连接的晶体管。
85.参照图12，多个外部电阻器电路之一可以包括由扩散层和金属布线层214a、222a、232a、242a和252a组成的电阻器结构以及连接到电阻器结构的晶体管(像图6所示的电阻器电路一样)，而另一个外部电阻器电路可以包括至少由半导体基板200的扩散层构成的电阻器结构和连接到该电阻器结构的晶体管。在该晶体管中，栅极绝缘膜204h和栅电极206h可以设置在半导体基板200的由绝缘结构202h分离的对应元件区域的沟道区域上，并且设置在层间绝缘膜210上的源电极212h和漏电极214h可以经由接触插塞211h和213h分别连接到半导体基板200的对应元件区域的扩散层。漏电极214h可以经由另一接触插塞217h连接到作为电阻器结构的半导体基板200的另一扩散层。
86.如上所述，根据本公开的一方面的半导体装置及其测试设备和方法可以准确地检测来自具有与参考相比超出允许范围的输出(性能)的外部电阻器电路的缺陷出现，并且也可以通过在测试过程中将在半导体芯片的外部区域中分散设置的多个外部电阻器电路的输出(性能)相互比较或通过将多个外部电阻器电路的输出(性能)与内部电阻器电路的参考输出(性能)或预定参考值进行比较来检测缺陷出现位置。
87.因此，根据本公开的一方面的半导体装置及其测试设备和方法可以通过在测试过程中准确地检测半导体芯片的缺陷和缺陷位置来提高半导体芯片的可靠性以防止质量事故。
88.本公开所属领域的技术人员将理解，在不改变其技术精神或本质特征的情况下，上述本公开可以以其它具体形式实施。
89.因此，应当理解，上述实施方式在所有方面都是示例性的而不是限制性的。本公开的保护范围应由权利要求来解释，并且在其等同范围内的所有技术思想应当被解释为包括在本公开的权利范围内。
90.相关申请的交叉引用
91.本技术要求于2020年9月23日提交的韩国专利申请no.10-2020-0122669的权益，该韩国专利申请通过引用合并于此，如同在本文中完整阐述一样。