半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求2020年9月23日提交的申请号为10-2020-0122841的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
3.本发明的各个实施例涉及一种半导体器件及其制造方法，更具体地，涉及一种具有覆盖层、金属互连件和穿通电极的半导体器件。本发明的各种实施例还涉及一种制造半导体器件的方法。


背景技术：

4.随着半导体器件集成度的增大，可用于金属互连件和金属互连件之间使用的电介质材料的面积正在减少。因此，为了确保正确操作并减少由于电介质材料缺陷而导致设备故障的可能性，需要改进技术。尽管已经提出了各种技术，但还需要进一步改进。


技术实现要素：

5.本发明的各种实施例涉及一种具有覆盖层和牺牲层的半导体器件，其能够减少工艺缺陷并提高器件质量。本发明的各种其他实施例涉及制造本发明的半导体器件的方法。
6.根据本发明的一个实施例，一种半导体器件包括：在衬底上方的层间电介质层，该衬底包括单元区域、第一外围区域和第二外围区域；在层间电介质层上方的覆盖层；电容器，该电容器由单元区域中的层间电介质层覆盖；接触插塞，该接触插塞穿透第一外围区域中的层间电介质层；金属互连件，该金属互连件穿过覆盖层形成在接触插塞上方；以及穿通电极，该穿通电极穿透覆盖层和层间电介质层并延伸至第二外围区域中的衬底中。
7.根据本发明的另一实施例，一种用于制造半导体器件的方法包括：在衬底上方形成穿透层间电介质层的接触插塞；在层间电介质层和接触插塞上方形成覆盖层；通过刻蚀覆盖层形成使接触插塞的上表面暴露的沟槽；在覆盖层上方形成填充沟槽的牺牲层；形成穿透层间电介质层、覆盖层、以及牺牲层并延伸至衬底内的穿通孔；去除牺牲层以使沟槽暴露；在沟槽中形成金属互连件；在穿通孔中形成穿通电极。
8.通过以下附图和详细描述，本发明领域的普通技术人员将更好地理解本发明的这些和其他特征和优点。
附图说明
9.图1至图17代表根据本发明的实施例的制造半导体器件的方法的一个示例。
10.图18是示出根据本发明的实施例的半导体器件的截面图。
具体实施方式
11.下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的
形式体现并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域技术人员。贯穿本公开，在本发明的各个图和实施例，相同的附图标记指代相同的部分。
12.附图不一定按比例绘制，并且在一些情况下，比例可能被夸大以清楚地说明实施例的特征。当第一层被提及为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，而且还指在第一层与第二层或衬底之间存在第三层的情况。
13.在下文中，将参照附图详细描述本发明的实施例。尽管为了使描述简单而已经参考动态随机存取存储器(dram)进行了描述，但是本发明构思不限于此，并且可以应用于其他存储器或半导体器件。
14.图1至图17代表根据本发明的实施例的制造半导体器件的方法的一个示例。
15.参考图1，可以制备衬底11。衬底11可以包括半导体材料。例如，衬底11可以包括硅衬底、硅锗衬底或绝缘体上硅(soi)衬底。衬底11可以包括第一区域r1和第二区域r2。第一区域r1可以被称为“第一外围区域”。第一区域r1可以指将形成至少一个晶体管的区域。第二区域r2可以被称为“第二外围区域”。第二区域r2可以指将形成至少一个穿通电极的区域。
16.隔离层13可以形成在第一区域r1的衬底11中。例如，隔离层13可以通过浅沟槽隔离(sti)工艺形成，该浅沟槽隔离(sti)工艺包括形成隔离沟槽12并在隔离沟槽12中填充隔离层13。隔离层13可以限定有源区14。隔离层13可以包括例如氮化硅、氧化硅或它们的组合。
17.参考图2，可以在衬底11上方形成预栅极电介质层21a。预栅极电介质层21a可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以包括氧化铪(hfo2)、硅酸铪(hfsio)、氮氧硅铪(hfsion)或它们的组合。预栅极电介质层21a还可以包括界面层。界面层可以包括氧化硅、氮化硅或它们的组合。预栅极电介质层21a可以形成为界面层和高k材料的叠置结构。界面层可以形成在衬底11上，然后在界面层上形成高k材料。
18.预下栅电极层22a可以形成在预栅极电介质层21a上方。预下栅电极层22a可以包括半导体材料。预下栅电极层22a可以掺杂有杂质。可以通过使用掺杂工艺(例如，注入)来掺杂杂质。根据本发明的实施例，预下栅电极层22a可以包括多晶硅。根据本发明的另一实施例，预下栅电极层22a可以由含金属的材料形成。
19.预阻挡金属层23a可以形成在预下栅电极层22a上方。预阻挡金属层23a的高度(或厚度)可以小于预下栅电极层22a的高度。预阻挡金属层23a可以包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)或它们的组合。根据本发明的实施例，预阻挡金属层23a可以包括含氮化钛(tin)的材料。
20.预上栅电极层24a可以形成在预阻挡金属层23a上方。预上栅电极层24a可以包括其电阻率低于预下栅电极层22a的电阻率的材料。例如，预上栅电极层24a可以包括金属、金属氮化物、金属硅化物或它们的组合。根据本发明的实施例，预上栅电极层24a可以包括钨(w)或钨化合物。
21.预栅极硬掩模层25a可以形成在预上栅电极层24a上方。预栅极硬掩模层25a可以由相对于预上栅电极层24a具有刻蚀选择性的电介质材料形成。预栅极硬掩模层25a的高度可以大于预上栅电极层24a的高度。预栅极硬掩模层25a可以包括氧化硅、氮化硅、氮氧化硅
或它们的组合。根据本发明的实施例，预栅极硬掩模层25a可以由氮化硅形成。
22.栅极掩模26可以形成在第一区域r1的预栅极硬掩模层25a上方。栅极掩模26可以包括光致抗蚀剂图案。栅极掩模26可以在一个方向上或在另一方向上延伸。栅极掩模26可以仅形成在第一区域r1的一部分上方。第二区域r2可以不被栅极掩模26保护。换言之，第二区域r2的预栅极硬掩模层25a可以被完全暴露。
23.参考图3，栅极结构27可以形成在第一区域r1的衬底11上方。可以使第二区域r2的衬底11再次暴露。栅极结构27可以形成在第一区域r1的有源区14上方。栅极结构27可以是选自平面栅极、凹陷栅极、掩埋栅极、欧米茄(omega)栅极和鳍栅极中的至少一种。根据本发明的一个实施例，栅极结构27可以是平面栅极。
24.栅极结构27可以包括栅极电介质层21、下栅电极层22、阻挡金属层23、上栅电极层24和栅极硬掩模层25。可以通过使用栅极掩模26对预栅极硬掩模层25a、预上栅电极层24a、预阻挡金属层23a、预下栅电极层22a和预栅极电介质层21a进行刻蚀形成栅极结构27。因此，可以通过对预栅极电介质层21a进行刻蚀形成栅极电介质层21，可以通过对预下栅电极层22a进行刻蚀形成下栅电极层22，可以通过对预阻挡金属层23a进行刻蚀形成阻挡金属层23，可以通过对预上栅电极层24a进行刻蚀形成上栅电极层24，并且可以通过对预栅极硬掩模层25a进行刻蚀来形成栅极硬掩模层25。
25.在形成栅极结构27之后，可以去除栅极掩模26。
26.随后，第一区域r1的衬底11可以掺杂杂质。因此，可以在衬底11中在栅极结构27的两侧形成源极/漏极区域sd。在刻蚀和掺杂第一区域r1的杂质期间，可以通过刻蚀掩模(未示出)保护第二区域r2。因此，源极/漏极区域sd可以仅形成在第一区域r1的衬底11中。在形成第一区域r1中的源极/漏极区域sd之后，可以去除第二区域r2的刻蚀掩模(未示出)。
27.源极/漏极区域sd可以包括n型杂质或p型杂质。源极/漏极区域sd可以包括低浓度源极/漏极区域和高浓度源极/漏极区域。高浓度源极/漏极区域可以具有比低浓度源极/漏极区域更大的结深度。高浓度源极/漏极区域可以具有比低浓度源极/漏极区域更高的掺杂浓度。
28.参考图4，栅极间隔件28可以被形成为位于第一区域r1的栅极结构27的两个侧壁上。第二区域r2可以由刻蚀掩模(未示出)保护。在第一区域r1中形成栅极间隔件28之后，可以去除刻蚀掩模(未示出)。
29.栅极间隔件28可以由电介质材料形成。例如，栅极间隔件28可以包括低k材料。栅极间隔件28可以包括氧化物或氮化物。栅极间隔件28可以包括氧化硅、氮化硅或金属氧化物。栅极间隔件28可以包括sio2、si3n4或sin。
30.栅极间隔件28可以包括多层间隔件。栅极间隔件28可以包括气隙。因此，一对线型气隙可以形成在栅极间隔件28的两个侧壁上。这对线型气隙可以是对称的。根据本发明的一些实施例，多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件，并且第三间隔件可以位于第一间隔件与第二间隔件之间。多层间隔件可以包括non(氮化物-氧化物-氮化物)结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一个实施例，多层间隔件可以包括第一间隔件、第二间隔件以及在第一间隔件与第二间隔件之间的气隙。
31.参考图5，可以在第一区域r1和第二区域r2的衬底11的暴露表面上方形成低水平层间电介质层30。低水平层间电介质层30可以填充相邻栅极结构27之间的间隙。
32.低水平层间电介质层30可以被平坦化以使栅极结构27的上表面暴露。因此，第一区域r1的栅极结构27的高度和第二区域r2的低水平层间电介质层30的高度可以相同。在低水平层间电介质层30的平坦化过程期间，可以以使栅极结构27的上表面暴露的方式来使栅极间隔件28平坦化。低水平层间电介质层30可以平行于栅极结构27延伸。
33.低水平层间电介质层30可以由相对于栅极间隔件28具有刻蚀选择性的材料形成。低水平层间电介质层30可以包括电介质材料。例如，低水平层间电介质层30可以包括氧化硅或氮化硅。低水平层间电介质层30可以包括旋涂电介质材料(sod)。
34.随后，可以在第一区域r1的低水平层间电介质层30中形成金属互连件接触孔31。可以形成金属互连件接触掩模(未示出)以形成金属互连件接触孔31。可以通过使用金属互连件接触掩模作为刻蚀掩模来刻蚀低水平层间电介质层30。因此，可以使衬底11的一部分暴露。金属互连件接触孔31可以暴露源极/漏极区域sd的表面。金属互连件接触孔31可以被形成为与栅极结构27间隔开。可以形成一对金属互连件接触孔31，每个金属互连件接触孔位于栅极结构27的任一侧。
35.参考图6，金属互连件接触孔31可以填充欧姆接触层32、导电内衬33和低水平接触插塞34。在这种情况下，可以通过刻蚀掩模(未示出)来保护第二区域r2。在第一区域r1中形成欧姆接触层32、导电内衬33和低水平接触插塞34之后，可以去除刻蚀掩模(未示出)。
36.首先，可以在金属互连件接触孔31中形成欧姆接触层32。可以在由金属互连件接触孔31暴露的源极/漏极区域sd上方形成欧姆接触层32。为了形成欧姆接触层32，可以执行使可硅化金属层沉积的工艺，然后进行退火工艺。欧姆接触层32可以包括金属硅化物。例如，欧姆接触层32可以包括硅化钴(cosi
x
)。欧姆接触层32可以包括“cosi2相”硅化钴。因此，可以提高接触电阻。
37.随后，可以在欧姆接触层32上方选择性地形成导电内衬33。导电内衬33还可以覆盖金属互连件接触孔31的侧壁。导电内衬33可以覆盖由金属互连件接触孔31暴露的低水平层间电介质层30。例如，导电内衬33可以包括金属或金属氮化物。导电内衬33可以包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或它们的组合。
38.可以在导电内衬33上方形成低水平接触插塞34。低水平接触插塞34可以填充金属互连件接触孔31。可以执行平坦化工艺以形成低水平接触插塞34。因此，低水平接触插塞34的上表面可以位于与低水平层间电介质层30的上表面相同的水平。低水平接触插塞34可以包括金属或金属化合物。例如，低水平接触插塞34可以包括含钨(w)材料。低水平接触插塞34可以包括钨或钨化合物。
39.低水平接触插塞34可以通过化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺或原子层沉积(ald)工艺形成。低水平接触插塞34可以使用等离子体来增大沉积效果。例如，可以通过诸如等离子体增强化学气相沉积(pecvd)或等离子体增强原子层沉积(peald)等方法形成低水平接触插塞34。
40.参考图7，可以在低水平接触插塞34上方形成低水平金属互连件35。低水平接触插塞34和低水平金属互连件35可以被称为“下金属互连件结构”。尽管该实施例示出了设置在一个源极/漏极区域sd上方的一个“下金属互连件结构”，但是根据本发明的另一实施例，可以叠置两个或更多个下金属互连件结构。换言之，一个或更多个“下金属互连件结构”可以形成并叠置在彼此之上。在形成低水平金属互连件35时，可以通过刻蚀掩模(未示出)来保
护第二区域r2。在第一区域r1中形成低水平金属互连件35之后，可以去除刻蚀掩模(未示出)。
41.从顶部平面视图看，低水平金属互连件35可以以线形延伸。低水平金属互连件35可以电连接到低水平接触插塞34。低水平金属互连件35可以通过低水平接触插塞34电连接到源极/漏极区域sd。低水平金属互连件35的宽度可以大于低水平接触插塞34的宽度。低水平金属互连件35的高度可以小于低水平接触插塞34的高度。
42.低水平金属互连件35可以通过化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、pecvd工艺或peald工艺形成。形成低水平接触插塞34的方法和形成低水平金属互连件35的方法可以不同。例如，低水平接触插塞34可以通过化学气相沉积(cvd)工艺形成，而低水平金属互连件35可以通过物理气相沉积(pvd)工艺形成。根据本发明的另一实施例，低水平接触插塞34和低水平金属互连件35可以通过单一沉积工艺一体形成。
43.低水平金属互连件35可以包括金属或金属化合物。低水平金属互连件35可以包括例如金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)、钼(mo)或它们的组合。低水平金属互连件35可以是单层或多层。根据本发明的实施例，低水平金属互连件35可以包括含钨(w)材料。
44.随后，可以在低水平层间电介质层30和低水平金属互连件35上方形成下覆盖层36。下覆盖层36可以填充低水平金属互连件35之间的空间。下覆盖层36可以覆盖低水平金属互连件35的侧壁部分。下覆盖层36的高度可以与低水平金属互连件35的高度相同。可以执行平坦化工艺以形成下覆盖层36。因此，可以使低水平金属互连件35的上表面暴露。下覆盖层36可以保护低水平金属互连件35免受后续工艺的影响。
45.下覆盖层36可以包括电介质材料。例如，下覆盖层36可以包括氮化硅。下覆盖层36可以包括较差的阶梯覆盖材料。下覆盖层36可以例如通过等离子体增强化学气相沉积(pecvd)工艺形成。
46.刻蚀停止层37可以形成在下覆盖层36和低水平金属互连件35上方。刻蚀停止层37的厚度可以比低水平金属互连件35的厚度薄。刻蚀停止层37可以包括含氮材料。
47.参考图8，可以在刻蚀停止层37上方形成层间电介质层38。
48.层间电介质层38的高度可以大于低水平层间电介质层30的高度。层间电介质层38可以包括单层或多层的叠置结构。层间电介质层38可以包括电介质材料。层间电介质层38可以包括氧化物或氮化物。层间电介质层38可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。层间电介质层38可以包括teos。
49.预接触孔硬掩模层39a可以形成在层间电介质层38上方。预接触孔硬掩模层39a可以包括相对于层间电介质层38具有刻蚀选择性的材料。预接触孔硬掩模层39a可以包括电介质材料。预接触孔硬掩模层39a可以包括例如氧化硅、氮化硅、氮氧化硅或它们的组合。根据本发明的实施例，预接触孔硬掩模层39a可以包括氮化硅。
50.可以在预接触孔硬掩模层39a上方形成接触孔掩模图案40。接触孔掩模图案40可以包括光致抗蚀剂图案。接触孔掩模图案40可以覆盖第二区域r2的预接触孔硬掩模层39a。
51.参考图9，可以在第一区域r1的层间电介质层38中形成接触孔41。
52.可以通过使用接触孔掩模图案40作为刻蚀掩模来刻蚀预接触孔硬掩模层39a。因
此，可以形成接触孔硬掩模39。可以通过使用接触孔硬掩模39作为刻蚀掩模来刻蚀层间电介质层38。因此，可以形成接触孔41。
53.接触孔41可以穿透接触孔硬掩模39和层间电介质层38。低水平金属互连件35的上表面可以被接触孔41部分地暴露。
54.在形成接触孔41之后，可以去除接触孔掩模图案40。
55.参考图10，可以形成填充接触孔41的接触插塞42。
56.接触插塞42可以形成在低水平金属互连件35上方。接触插塞42可以穿透接触孔硬掩模39和层间电介质层38。可以执行平坦化工艺以形成接触插塞42。因此，接触插塞42的上表面可以位于与接触孔硬掩模39的上表面相同的水平。接触插塞42可以包括金属或金属化合物。例如，接触插塞42可以包括含钨材料。接触插塞42可以包括钨或钨化合物。
57.接触插塞42可以通过化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺或原子层沉积(ald)工艺形成。接触插塞42可以使用等离子体以增大沉积效果。换言之，低水平接触插塞34可以通过诸如等离子体增强化学气相沉积(pecvd)或等离子体增强原子层沉积(peald)的方法形成。
58.根据本发明的另一实施例，接触插塞42可以具有与低水平接触插塞34相同的结构。换言之，接触孔41可以填充有欧姆接触层(未示出)、导电内衬(未示出)和接触插塞42。
59.首先，可以在接触孔41中形成欧姆接触层(未示出)。可以在由接触孔41暴露的低水平金属互连件35上方形成欧姆接触层(未示出)。为了形成欧姆接触层(未示出)，可以执行使可硅化金属层沉积的工艺，然后进行退火工艺。欧姆接触层(未示出)可以包括硅化钴(cosi
x
)。
60.随后，可以在欧姆接触层(未示出)上方选择性地形成导电内衬(未示出)。导电内衬(未示出)可以覆盖接触孔41的侧壁和底表面。导电内衬(未示出)可以包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或它们的组合。
61.接触插塞42可以形成在导电内衬(未示出)上方。接触插塞42可以填充接触孔41。可以执行平坦化工艺以形成接触插塞42。
62.参考图11，可以在接触孔硬掩模39和接触插塞42上方形成预覆盖层50a。
63.预覆盖层50a可以覆盖接触孔硬掩模39和接触插塞42。预覆盖层50a的厚度可以比接触孔硬掩模39的厚度厚。预覆盖层50a可以包括含氧材料。预覆盖层50a可以包括氧化物。预覆盖层50a可以包括氧化硅。预覆盖层50a可以仅包括氧化物。预覆盖层50a可以不包含氮化物。预覆盖层50a可以不含氮化物。
64.预金属互连件硬掩模层51a可以形成在预覆盖层50a上方。预金属互连件硬掩模层51a可以包括相对于预覆盖层50a具有刻蚀选择性的材料。预金属互连件硬掩模层51a可以包括电介质材料。预金属互连件硬掩模层51a可以包括例如氮化硅、氮氧化硅、含碳材料或它们的组合。
65.金属互连件掩模52可以形成在预金属互连件硬掩模层51a之上。金属互连件掩模52可以包括光致抗蚀剂图案。
66.参考图12，可以通过使用金属互连件掩模52作为刻蚀掩模来刻蚀预金属互连件硬掩模层51a。因此，可以形成金属互连件硬掩模层51。可以通过使用金属互连件硬掩模层51作为刻蚀掩模来刻蚀预覆盖层50a。因此，可以形成覆盖层50和沟槽53。
67.沟槽53可以穿透金属互连件硬掩模层51和覆盖层50以使接触孔硬掩模39部分地暴露。可以通过沟槽53暴露接触插塞42的上表面。从顶部看，沟槽53可以在垂直于叠置方向的方向上以线形延伸。
68.在形成覆盖层50和沟槽53之后，可以去除金属互连件掩模52和金属互连件硬掩模层51。
69.参考图13，可以在覆盖层50上方形成牺牲层54并填充沟槽53。
70.牺牲层54可以覆盖覆盖层50的上表面并填充沟槽53。从接触孔硬掩模39的上表面到牺牲层54的上表面的高度可以大于从接触孔硬掩模39的上表面到覆盖层50的上表面的高度。从覆盖层50的上表面到牺牲层54的上表面的高度可以小于从接触孔硬掩模39的上表面到覆盖层50的上表面的高度。
71.牺牲层54可以包括例如氧化物或多晶硅。牺牲层54可以包括旋涂电介质材料(sod)。牺牲层54可以包括碳。牺牲层54可以包括选自旋涂碳(soc)、高密度等离子体(hdp)和硼磷硅玻璃(bpsg)中的一种。在一个实施例中，牺牲层54可以包括硬掩模碳。硬掩模碳可以包括通过化学气相沉积(cvd)工艺沉积的碳层。根据本发明的实施例，牺牲层54可以包括旋涂碳(soc)。
72.参考图14，可以在牺牲层54上方形成预穿通孔硬掩模层55a。
73.预穿通孔硬掩模层55a可以覆盖第一区域r1。预穿通孔硬掩模层55a可以包括相对于牺牲层54具有刻蚀选择性的材料。预穿通孔硬掩模层55a可以包括电介质材料。例如，预穿通孔硬掩模层55a可以包括氮化硅、氮氧化硅、含碳材料或它们的组合。
74.穿通孔掩模图案56可以形成在预穿通孔硬掩模层55a上方。穿通孔掩模图案56可以包括光致抗蚀剂图案。
75.参考图15，可以通过使用穿通孔掩模图案56作为刻蚀掩模来刻蚀预穿通孔硬掩模层55a。结果，可以形成穿通孔硬掩模55。使用穿通孔硬掩模55作为刻蚀掩模，可以刻蚀牺牲层54、覆盖层50、接触孔硬掩模39、层间电介质层38、刻蚀停止层37、下覆盖层36、以及低水平层间电介质层30。结果，可以形成穿通孔57。
76.穿通孔57可以被形成为与接触插塞42间隔开。穿通孔57可以被形成为与沟槽53间隔开。穿通孔57的宽度可以大于接触插塞42的宽度。穿通孔57的宽度可以大于沟槽53的宽度，但不限于此。穿通孔57可以穿透牺牲层54、覆盖层50、接触孔硬掩模39、层间电介质层38、刻蚀停止层37、下覆盖层36、以及低水平层间电介质层30，并且可以延伸到衬底11中。衬底11中的穿通孔57的深度可以大于隔离层13的深度。根据本发明的另一个实施例，穿通孔57可以穿透衬底11。在一个实施例中，穿通孔57的侧壁可以具有斜面。穿通孔57的侧壁可以具有倾斜的轮廓。穿通孔57的宽度可以随着它从高水平到低水平而减小。
77.在形成穿通孔57之后，可以去除穿通孔硬掩模55。
78.参考图16，可以去除牺牲层54。
79.随着牺牲层54被去除，覆盖层50和沟槽53可以被再次暴露。因此，可以使接触插塞42的上表面暴露。牺牲层54可以通过多种合适的方法(诸如浸出工艺、灰化工艺等)被去除。例如，当牺牲层54由sod形成时，它可以通过浸出工艺被去除，当它由soc形成时，它可以通过灰化过程被去除。当执行湿浸出工艺以去除牺牲层54时，可以使用诸如氢氟酸或缓冲氧化物刻蚀剂(boe)的湿化学品。
80.参考图17，可以形成围绕穿通孔57的侧壁和底表面的电介质内衬58。根据本发明的另一实施例，电介质内衬58可以具有仅围绕穿通孔57的侧壁而不覆盖穿通孔57的底表面的形状。电介质内衬58可以包括电介质材料。电介质内衬58可以包括例如氧化物、氮化物或它们的组合。电介质内衬58可包括氧化硅、氮化硅、氮氧化硅或它们的组合。根据本发明的实施例，电介质内衬58可以包括氧化物。根据本发明的另一实施例，电介质内衬58也可以形成在沟槽53中。
81.尽管未示出，但是可以在电介质内衬58上方形成阻挡层。阻挡层可以是单层或两层或更多层的层状物。阻挡层可以包括含金属材料。阻挡层可以包括金属或金属化合物。阻挡层可以包括诸如ta、tan、ti、tin、ru、co、ni、nib或wn的材料。
82.随后，可以在电介质内衬58上方形成填充穿通孔57的金属材料。可以在接触插塞42上方形成填充沟槽53的金属材料。金属材料可以覆盖覆盖层50。可以执行使金属材料平坦化的工艺以使覆盖层50的上表面暴露。结果，可以在电介质内衬58上方形成穿通电极60。可以在接触插塞42上方形成金属互连件59。穿通电极60和金属互连件59可以同时形成。穿通电极60和金属互连件59可以分开形成。穿通电极60的上表面和金属互连件59的上表面可以位于同一水平上。金属互连件59的侧壁可以直接接触覆盖层50。
83.穿通电极60和金属互连件59可以包括一个或更多个叠置结构。填充穿通电极60和金属互连件59的金属材料可以包括具有高导电性的金属。填充穿通电极60和金属互连件59的金属材料可以包括相同的材料。金属材料可以包括选自以下的一种或更多种：al、au、be、bi、co、cu、hf、in、mn、mo、ni、pb、pd、pt、rh、re、ru、ta、te、ti、w、zn和zr。例如，穿通电极60和金属互连件59可以包括铜(cu)或钨(w)。根据本发明的实施例，穿通电极60和金属互连件59可以包括铜(cu)。金属材料可以通过诸如以下的任何合适的方法形成：例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、pecvd、peald等。
84.根据本发明实施例的制造半导体器件的方法能够改善rc延迟并减少工艺缺陷，诸如离子迁移，是因为覆盖层50位于金属互连件59之间。因此，可以改善半导体器件的特性。
85.此外，当同时形成金属互连件59和穿通电极60时，可以确保工艺稳定性并且可以简化工艺，这导致成品率的提高。
86.图18是示出根据本发明实施例的半导体器件100的截面图。
87.参考图18，半导体器件100可以包括衬底101。衬底101可以包括单元区域c、第一外围区域p1和第二外围区域p2。单元区域c可以包括电容器cap。第一外围区域p1可以包括金属互连件ml。第二外围区域p2可以包括穿通电极tsv。
88.衬底101可以包括例如含硅材料。衬底101可以包括硅、单晶硅(monocrystalline crystal silicon)、多晶硅、非晶硅、它们的组合或者它们的多层。在另一个示例中，衬底101可以包括另外的半导体材料，诸如锗。在又一示例中，衬底101可以包括iii-v族半导体衬底，例如，诸如gaas的化合物半导体衬底。衬底101可以包括绝缘体上硅(soi)衬底。
89.隔离层103可以形成在单元区域c和第一外围区域p1的衬底101中。隔离层103可以通过浅沟槽隔离(sti)工艺形成。隔离层103可以形成在沟槽102中。沟槽102可以形成在单元区域c和第一外围区域p1的衬底101中。隔离层103可以在单元区域c中限定多个单元有源区域104c。隔离层103可以在第一外围区域p1中限定外围有源区域104p。单元有源区域104c和外围有源区域104p可以具有被隔离层103隔离的形状。
90.首先，将描述单元区域c。
91.单元区域c可以包括单元源极/漏极区域csd。单元源极/漏极区域csd可以掺杂有n型杂质或p型杂质。
92.位线接触插塞106可以形成在衬底101上方。位线接触插塞106可以耦接到单元源极/漏极区域csd。可以穿过单元层间电介质层105形成位线接触插塞106。可以在衬底101上方形成单元层间电介质层105。单元层间电介质层105可以包括电介质材料。位线接触插塞106的下表面可以位于比衬底101的上表面低的水平。位线接触插塞106可以由多晶硅或金属材料形成。
93.位线结构bl可以形成在位线接触插塞106上方。位线结构bl可以包括单元阻挡层107、位线108和位线硬掩模109的叠置件。
94.可以在位线接触插塞106上方形成单元阻挡层107。单元阻挡层107可以包括钛(ti)、氮化钛(tin)、氮化硅钛(tisin)、钽(ta)、氮化钽(tan)、氮化钨(wn)或它们的组合。
95.位线108的线宽和位线接触插塞106的线宽可以相同。位线108可以在一个方向上延伸同时覆盖单元阻挡层107。位线108可以包括金属、金属氮化物、金属硅化物或它们的组合。根据本发明的实施例，位线108可以包括钨(w)或钨化合物。
96.位线硬掩模109可以形成在位线108上方。位线硬掩模109的厚度可以大于位线108的厚度。位线硬掩模109可以包括电介质材料。在一个实施例中，位线硬掩模109可以包括氮化硅。
97.位线间隔件110可以形成在位线结构bl的两个侧壁上。位线间隔件110可以由电介质材料形成。位线间隔件110可以包括多层间隔件。多层间隔件可以包括第一间隔件、第二间隔件和第三间隔件，并且第三间隔件可以位于第一间隔件与第二间隔件之间。多层间隔件可以包括non结构，其中氧化物间隔件位于氮化物间隔件之间。根据本发明的另一实施例，多层间隔件可以包括第一间隔件、第二间隔件以及在第一间隔件与第二间隔件之间的气隙。
98.储存节点接触插塞snc可以形成在位线接触插塞106和位线结构bl的两个侧壁上。储存节点接触插塞snc可以独立地形成在位线结构bl的两侧。储存节点接触插塞snc可以位于衬底101与电容器cap之间。储存节点接触插塞snc可以包括下插塞(未示出)、单元欧姆接触层(未示出)和上插塞(未示出)。
99.可以形成穿透单元层间电介质层105的下插塞(未示出)。下插塞(未示出)可以包括灯泡型。下插塞(未示出)可以包括含硅材料。下插塞(未示出)可以包括多晶硅。可以在下插塞(未示出)上方形成单元欧姆接触层(未示出)。单元欧姆接触层(未示出)可以包括金属硅化物。可以在单元欧姆接触层(未示出)上方形成上插塞(未示出)。上插塞(未示出)可以包括含金属材料。上插塞(未示出)可以包括钨(w)。
100.接合焊盘(landing pad)115可以形成在储存节点接触插塞snc上方。接合焊盘115可以电连接到储存节点接触插塞snc。接合焊盘115可以与位线结构bl部分重叠。
101.可以形成覆盖位线结构bl的单元覆盖层116。单元覆盖层116可以部分地覆盖位线结构bl的上表面。单元覆盖层116可以部分地覆盖位线间隔件110的上表面。单元覆盖层116可以覆盖接合焊盘115的侧壁。单元覆盖层116的上表面可以与接合焊盘115的上表面位于同一水平处。单元覆盖层116可以包括电介质材料。单元覆盖层116可以包括氮化硅。刻蚀停
止层132可以形成在接合焊盘115和单元覆盖层116上方。
102.电容器cap可以形成在接合焊盘115上方。电容器cap可以电连接到储存节点接触插塞snc。电容器cap可以被层间电介质层133覆盖。
103.电容器cap可以包括下电极le、电介质层el和上电极te。下电极le可以具有圆筒形状或柱形状。根据本发明的实施例，下电极le可以具有圆柱形形状。下电极le可以包括金属或金属化合物。电介质层el可以具有围绕下电极le的形状。电介质层el可以包括高k材料。电介质层el可以通过沉积诸如氧化锆(zro2)的高k材料来形成。电介质层el可以由复合层形成。例如，电介质层el可以由复合层zaz(zro2/al2o3/zro2)形成。上电极te可以形成在电介质层el之上。上电极te可以覆盖电介质层el。上电极te可以包括金属或金属化合物。例如，可以通过沉积氮化钛(tin)和钨(w)来形成上电极te。
104.层间电介质层133可以形成在上电极te之上。层间电介质层133可以包括单层或多层的叠置结构。层间电介质层133可以包括氧化物、氮化物或它们的组合。在一个实施例中，层间电介质层133可以包括teos。
105.可以在层间电介质层133上方形成接触孔硬掩模134。接触孔硬掩模134可以包括相对于层间电介质层133具有刻蚀选择性的材料。接触孔硬掩模134可以包括电介质材料。
106.可以形成穿透接触孔硬掩模134和层间电介质层133的第一互连件e1。第一互连件e1可以直接接触上电极te。因此，第一互连件e1可以电连接到电容器cap。第一互连件e1可以与稍后描述的接触插塞cp同时形成。第一互连件e1可以与稍后将描述的接触插塞cp分开形成。第一互连件e1的结构可以与接触插塞cp的结构相同。第一互连件e1的材料可以与接触插塞cp的材料相同。
107.覆盖层135可以形成在接触孔硬掩模134上方。覆盖层135可以被形成为比接触孔硬掩模134厚。覆盖层135可以覆盖接触孔硬掩模134。覆盖层135的厚度可以大于接触孔硬掩模134的厚度。
108.覆盖层135可以包括含氧材料。覆盖层135可以包括氧化物。覆盖层135可以包括氧化硅。覆盖层135可以仅包括氧化物。覆盖层135可以由氧化物形成。覆盖层135可以不包含氮化物。覆盖层135可以不含氮化物。
109.第二互连件e2可以形成在第一互连件e1之上。第二互连件e2可以穿透覆盖层135。第二互连件e2的上表面可以与覆盖层135的上表面位于同一水平。第二互连件e2可以与将稍后描述的金属互连件ml同时形成。第二互连件e2可以与金属互连件ml分开形成。第二互连件e2的结构可以与金属互连件ml的结构相同。第二互连件e2的材料可以与金属互连件ml的材料相同。
110.随后，将描述第一外围区域p1。
111.[第一外围区域p1可以包括晶体管。晶体管可以包括外围有源区域104p、在外围有源区域104p上方的栅极结构pg、形成在栅极结构pg的两个侧壁上的栅极间隔件125、以及形成在外围有源区域104p中与栅极结构pg的两侧对齐的外围源极/漏极区域psd。外围源极/漏极区域psd可以掺杂有n型杂质或p型杂质。
[0112]
栅极结构pg可以包括形成在外围有源区域104p上方的栅极电介质层120、在栅极电介质层120上方的下栅电极121、在下栅电极121上方的外围阻挡层122、在外围阻挡层122上方的上栅电极123、以及在上栅电极123上方的栅极硬掩模124。栅极结构pg可以包括栅极
电介质层120、下栅电极121、外围阻挡层122和上栅电极123的叠置件。根据本发明的实施例，栅极结构pg可以是平面栅极。
[0113]
栅极电介质层120可以位于衬底101上方。栅极电介质层120可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。
[0114]
下栅电极121可以形成在栅极电介质层120上方。下栅电极121可以包括多晶硅。根据本发明的另一实施例，下栅电极121可以由含金属材料形成。
[0115]
外围阻挡层122可以位于下栅电极121上方。外围阻挡层122的高度可以低于下栅电极121的高度。外围阻挡层122可以包括氮化钛(tin)。
[0116]
上栅电极123可以位于外围阻挡层122上方。上栅电极123可以包括金属、金属氮化物、金属硅化物或它们的组合。上栅电极123可以包括钨(w)或钨化合物。
[0117]
栅极硬掩模124可以位于上栅电极123上方。栅极硬掩模124可以包括相对于上栅电极123具有刻蚀选择性的材料。栅极硬掩模124的高度可以大于上栅电极123的高度。栅极硬掩模124可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。
[0118]
栅极间隔件125可以位于栅极结构pg的两个侧壁上。栅极间隔件125可以由电介质材料形成。栅极间隔件125可以包括氧化物或氮化物。栅极间隔件125可以包括多层间隔件。栅极间隔件125可以包括气隙。
[0119]
可以形成覆盖栅极结构pg和栅极间隔件125的低水平层间电介质层130。低水平层间电介质层130可以包括电介质材料。低水平层间电介质层130的高度可以与栅极结构pg的高度相同。
[0120]
外围源极/漏极区域psd可以通过低水平接触插塞128耦接到低水平金属互连件129。低水平接触插塞128可以穿透低水平层间电介质层130。外围欧姆接触层126和导电内衬127可以形成在低水平接触插塞128与外围源极/漏极区域psd之间。
[0121]
外围欧姆接触层126可以形成在衬底101上方。外围欧姆接触层126可以包括金属硅化物。导电内衬127可以形成在外围欧姆接触层126和低水平层间电介质层130的侧壁上方。导电内衬127可以包括氮化钛并且可以可选地省略。可以在导电内衬127上方形成低水平接触插塞128。低水平接触插塞128可以穿透低水平层间电介质层130以耦接到外围源极/漏极区域psd。低水平接触插塞128的上表面可以与低水平层间电介质层130的上表面位于同一水平。低水平接触插塞128可以包括金属、金属氮化物、金属硅化物或它们的组合。低水平接触插塞128可以包括钨(w)或钨化合物。
[0122]
可以在低水平接触插塞128上方形成低水平金属互连件129。低水平金属互连件129可以通过低水平接触插塞128和外围欧姆接触层126耦接到外围源极/漏极区域psd。低水平金属互连件129可以包括含金属材料。低水平金属互连件129可以包括选自金(au)、银(ag)、铜(cu)、铝(al)、镍(ni)、钨(w)、钛(ti)、铂(pt)、钯(pd)、锡(sn)、铅(pb)、锌(zn)、铟(in)、镉(cd)、铬(cr)、钼(mo)、及它们的组合中的一种。
[0123]
下覆盖层131可以填充低水平金属互连件129之间的空间。下覆盖层131可以覆盖低水平金属互连件129的侧壁部分。下覆盖层131的高度可以位于低水平金属互连件129的相同高度处。下覆盖层131可以包括电介质材料。下覆盖层131可以包括氮化硅。
[0124]
刻蚀停止层132可以形成在下覆盖层131和低水平金属互连件129上方。刻蚀停止层132可以包括含氮材料。
[0125]
层间电介质层133可以形成在刻蚀停止层132上方。层间电介质层133的高度可以大于低水平层间电介质层130的高度。层间电介质层133可以包括单层或多层的叠置结构。层间电介质层133可以包括氧化物、氮化物或它们的组合。层间电介质层133可以包括teos。
[0126]
接触孔硬掩模134可以形成在层间电介质层133上方。
[0127]
可以形成穿透接触孔硬掩模134、层间电介质层133和刻蚀停止层132的接触插塞cp。接触插塞cp可以直接接触低水平金属互连件129的上表面。因此，接触插塞cp可以电连接到低水平金属互连件129。接触插塞cp可以包括金属、金属氮化物、金属硅化物或它们的组合。接触插塞cp可以包括钨(w)或钨化合物。尽管未示出，但是接触插塞cp还可以包括在低水平金属互连件129上方的欧姆接触层、以及在欧姆接触层上方围绕接触插塞cp的侧壁和底表面的导电内衬。
[0128]
覆盖层135可以形成在接触孔硬掩模134上方。覆盖层135可以覆盖接触孔硬掩模134。覆盖层135的厚度可以大于接触孔硬掩模134的厚度。
[0129]
覆盖层135可以包括含氧材料。覆盖层135可以包括氧化物。覆盖层135可以包括氧化硅。覆盖层135可以仅包括氧化物。覆盖层135可以由氧化物形成。覆盖层135可以不包含氮化物。覆盖层135可以不含氮化物。
[0130]
金属互连件ml可以形成在接触插塞cp之上。金属互连件ml可以以线形延伸。金属互连件ml的侧壁可以直接接触覆盖层135。金属互连件ml的上表面可以与覆盖层135的上表面位于同一水平上。金属互连件ml的高度可以大于低水平金属互连件129的高度。
[0131]
金属互连件ml可以包括选自al、au、be、bi、co、cu、hf、in、mn、mo、ni、pb、pd、pt、rh、re、ru、ta、te、ti、w、zn和zr中的一种或更多种。金属互连件ml可以包括一种，或者两种或更多种的叠置结构。根据本发明的实施例，金属互连件ml可以包括铜(cu)。金属互连件ml可以包括与第二互连件e2相同的结构。金属互连件ml可以包括与第二互连件e2相同的材料。
[0132]
接触插塞cp和金属互连件ml可以被称为“金属互连件结构”。尽管该实施例示出了一个“金属互连件结构”，但是根据本发明的另一实施例，两个或更多个“金属互连件结构”可以被叠置。换言之，可以形成一个或更多个“金属互连件结构”。
[0133]
随后，将描述第二外围区域p2。
[0134]
穿通电极tsv可以被形成为与金属互连件ml间隔开并延伸到衬底101中。穿通电极tsv可以穿透低水平层间电介质层130、下覆盖层131、刻蚀停止层132、层间电介质层133、接触孔硬掩模134和覆盖层135。穿通电极tsv延伸到衬底101中的深度可以大于第一外围区域p1的隔离层103的深度。根据本发明的另一实施例，穿通电极tsv可以穿透衬底101。穿通电极tsv的上表面可以与覆盖层135的上表面位于同一水平上。因此，穿通电极tsv、金属互连件ml和覆盖层135的上表面可以位于同一水平上。
[0135]
穿通电极tsv可以包括诸如金属互连件ml的材料。穿通电极tsv可以包括选自al、au、be、bi、co、cu、hf、in、mn、mo、ni、pb、pd、pt、rh、re、ru、ta、te、ti、w、zn和zr中的一种或更多种。穿通电极tsv可以包括一种，或者两种或更多种的叠置结构。根据本发明的实施例，穿通电极tsv可以包括铜(cu)。
[0136]
电介质内衬140可以被形成在穿通电极tsv与衬底101之间。电介质内衬140可以在穿通电极tsv与覆盖层135之间延伸。根据本发明的另一个实施例，电介质内衬140可以仅覆盖穿通电极tsv的侧壁并且可以不覆盖穿通电极tsv的底表面。电介质内衬140可以包括电
介质材料。电介质内衬140可以包括氧化物、氮化物或它们的组合。电介质内衬140可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。根据本发明的另一实施例，金属互连件ml或第二互连件e2也可以包括电介质内衬140。
[0137]
虽然未示出，但是可以在电介质内衬140与穿通电极tsv之间选择性地形成阻挡层(未示出)。阻挡层(未示出)可以围绕穿通电极tsv的侧壁和底表面。阻挡层(未示出)可以是单层或者两层或更多层的层状物。阻挡层(未示出)可以包括含金属材料。阻挡层(未示出)可以包括金属材料或金属化合物。阻挡层(未示出)可以包括诸如ta、tan、ti、tin、ru、co、ni、nib或wn的材料。根据本发明的另一实施例，金属互连件ml或第二互连件e2还可以包括阻挡层。
[0138]
在根据本发明实施例的半导体器件100中，由于覆盖层135位于金属互连件ml之间，所以可以改善rc延迟并且可以减少诸如离子迁移的工艺缺陷。因此，可以改善半导体器件的特性。
[0139]
根据本发明的实施例，可以通过形成氧化物的覆盖层来减少工艺缺陷，从而改善半导体器件的特性。
[0140]
根据本发明的实施例，可以通过形成氧化物的覆盖层来改善金属互连件的离子迁移缺陷。
[0141]
根据本发明的实施例，可以通过同时形成金属互连件和穿通电极来确保工艺稳定性，并且可以通过简化工艺来提高成品率。
[0142]
虽然已经针对特定实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下可以进行各种改变和修改。