扇出型封装结构的制作方法

1.本技术的实施例涉及扇出型封装结构。


背景技术：

2.在扇出型封装结构中，尤其是扇出型衬底上芯片(focos)封装，各材料间热膨胀系数(cte)不匹配，在热循环过程中会产生翘曲，因整体结构无法直接释放翘曲所产生的应力，因此位于应力集中点的电子元件周围容易产生破裂而直接往下破坏线路层。


技术实现要素：

3.针对相关技术中存在的问题，本发明的目的在于提供一种扇出型封装结构，以提高扇出型封装结构的良率。
4.为实现上述目的，本发明的实施例提供了一种扇出型封装结构，包括：并排设置的第一电子元件和第二电子元件，第一电子元件包括：功能凸块阵列，位于第一电子元件的下表面的中心处；伪凸块，位于功能凸块阵列和第一电子元件的下表面的边界之间；线路层，位于第一电子元件和第二电子元件下方，第二电子元件和第一电子元件的功能凸块阵列电连接至线路层，第一电子元件的伪凸块物理接触线路层。
5.在一些实施例中，伪凸块邻接边界。
6.在一些实施例中，伪凸块位于下表面的拐角处。
7.在一些实施例中，伪凸块位于下表面的中心与拐角的连线的两侧。
8.在一些实施例中，伪凸块还位于下表面的中心与拐角的连线上。
9.在一些实施例中，位于单个拐角处的伪凸块具有l形形状。
10.在一些实施例中，l形平行于拐角处的边界。
11.在一些实施例中，还包括：填充层，包覆第一电子元件和第二电子元件。
12.在一些实施例中，第一电子元件和第二电子元件通过填充层隔开。
13.在一些实施例中，还包括：粘合层，位于第一电子元件、第二电子元件和线路层之间，第一电子元件的功能凸块阵列和伪凸块穿过粘合层。
14.在一些实施例中，填充层和粘合层的热膨胀系数不同。
15.在一些实施例中，第二电子元件的横向尺寸大于第一半导体管芯的横向尺寸。
16.在一些实施例中，伪凸块与边界之间具有第一距离，伪凸块与功能凸块阵列之间具有第二距离，第一距离小于第二距离。
17.在一些实施例中，第一电子元件是高带宽存储器(hbm)管芯。
18.在一些实施例中，第二电子元件是特定应用集成电路(asic)芯片。
19.在一些实施例中，第一电子元件的伪凸块位于第二电子元件和功能凸块阵列之间。
20.在一些实施例中，第二电子元件的下表面具有第二凸块，第二凸块与伪凸块之间具有第三距离，伪凸块与边界之间具有第一距离，第一距离与第三距离的比值位于0至0.5
的范围内。
21.在一些实施例中，功能凸块阵列、伪凸块和第二凸块位于同一平面内。
22.在一些实施例中，伪凸块包括位于下表面上的凸块下金属和位于凸块下金属上的第二焊料。
23.在一些实施例中，伪凸块物理接触线路层中的第四金属层。
附图说明
24.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
25.图1至图6及图20至图22示出了根据本技术的实施例的扇出型封装结构和电子元件的示意图。
26.图7至图19示出了根据本技术实施例的形成电子元件上的伪凸块的过程。
具体实施方式
27.为更好的理解本技术实施例的精神，以下结合本技术的部分优选实施例对其作进一步说明。
28.本技术的实施例将会被详细的描示在下文中。在本技术说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本技术的基本理解。本技术的实施例不应该被解释为对本技术的限制。
29.如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的
±
10％(例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％、或小于或等于
±
0.05％)，那么可认为所述两个数值“大体上”相同。
30.在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本技术以特定的方向建构或操作。
31.另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
32.再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
33.随着半导体芯片的功能及性能需求越来越高，其整合程度也越大，所承载的线路(例如，重分布层(rdl))的层数也越多，线路所在的层通常较软，无法有效承受多芯片模块(multi-chip module，mcm)造成的应力集中现象。而随着线路的层数越多并且芯片数量密集度越高，芯片与芯片之间的交界处的应力将越大，导致底胶无法承受变形而破裂。多芯片模块系统复杂化，应力累积问题较严重，也会导致底胶破裂。在芯片受热升温时，由于芯片内结构复杂且膨胀量大，使得芯片会发生翘曲，容易与扇出线路层发生分离。
34.高带宽存储器(high bandwidth memory,hbm)管芯为复合3d封装组件，内含大量高分子材料，因此该组件较易受到热影响，产生变形翘曲，但目前内部材料无法更换成非高分子材料。
35.参见图1，图1示出了根据本发明的实施例提供的一种扇出型封装结构的截面图的局部，包括：并排设置的第一电子元件10和第二电子元件12；线路层14，位于第一电子元件10和第二电子元件12下方。在一些实施例中，还包括：填充层16，包覆第一电子元件10和第二电子元件12。在一些实施例中，第一电子元件10和第二电子元件12通过填充层16隔开。在一些实施例中，填充层16包括模制化合物(cpd)或底部填充胶(underfill)在一些实施例中，填充层16还位于第一电子元件10、第二电子元件12和线路层14之间。在一些实施例中，还包括：粘合层(未示出)，位于第一电子元件10、第二电子元件12和线路层14之间，第一电子元件10的功能凸块阵列102和伪凸块104穿过粘合层。在一些实施例中，填充层16和粘合层的热膨胀系数不同。在一些实施例中，粘合层的热膨胀系数大于填充层16的热膨胀系数。在一些实施例中，粘合层的材料包括聚酰亚胺(polyimide，pi)。在封装件受热时，由于线路层14所在的一侧的填充层16及粘合层较多，因此线路层14所在的一侧的变形(膨胀)较大。因此，在线路层14所在的一侧的填充层16具有破裂的风险。本技术的实施例的伪凸块104增加了第一电子元件10和线路层14之间的连接强度，减少了封装件的变形，并且减小了填充层16破裂的风险。在一些实施例中，第二电子元件12的横向尺寸大于第一半导体管芯10的横向尺寸。在一些实施例中，在第二电子元件12周围设置多个第一电子元件10。在一些实施例中，第一电子元件10是高带宽存储器(hbm)管芯。在一些实施例中，第二电子元件12是特定应用集成电路(asic)芯片。在一些实施例中，第一电子元件10和第二电子元件12的热膨胀系数不同。
36.参见图2，图2示出了第一电子元件10的仰视图，包括：功能凸块阵列102，位于第一电子元件10的下表面101的中心处；伪凸块104，位于功能凸块阵列102和第一电子元件10的下表面101的边界103之间。第二电子元件12和第一电子元件10的功能凸块阵列102电连接至线路层14，第一电子元件10的伪凸块104物理接触线路层14。
37.在一些实施例中，伪凸块104与边界103之间具有第一距离d1，伪凸块104与功能凸块阵列102之间具有第二距离d2，第一距离d1小于第二距离d2。
38.图3和图4示出了根据不同实施例的图1的细节图。参见图3，在一些实施例中，第二电子元件12的下表面具有第二凸块122，第二凸块122与伪凸块104之间具有第三距离d3，伪凸块104与边界103之间具有第一距离d1，第一距离d1与第三距离d3的比值位于0至0.5的范围内。本技术的实施例中，第一电子元件10和第二电子元件12之间的间距拉大，降低了应力
集中导致的底胶(填充层16)破裂问题。在一些实施例中，第一电子元件10的伪凸块104位于第二电子元件12和功能凸块阵列102之间，伪凸块104位于靠近第二电子元件12的一侧。在一些实施例中，功能凸块阵列102、伪凸块104和第二凸块122位于同一平面内。在一些实施例中，伪凸块104物理接触线路层14中的第四金属层141。
39.在第一实施例中，第一电子元件10和第二电子元件12之间的间隙g为50μm，第二凸块122与第二电子元件12的边界123之间的距离d4为250μm，伪凸块104与边界103之间的第一距离d1为250μm，第二凸块122与伪凸块104之间的第三距离d3＝d1 g d4＝550μm，第一距离d1与第三距离d3的比值为0.4545。
40.在第二实施例中，与第一实施例不同的是，第一电子元件10和第二电子元件12之间的间隙g为70μm，第一距离d1与第三距离d3的比值为0.4386。
41.在第三实施例中，与第一实施例不同的是，第一电子元件10和第二电子元件12之间的间隙g为400μm，第一距离d1与第三距离d3的比值为0.2777。
42.在第四实施例中，与第一实施例不同的是，伪凸块104与边界103之间的第一距离d1为300μm，第一距离d1与第三距离d3的比值为0.5。
43.在第五实施例中，与第一实施例不同的是，第一电子元件10和第二电子元件12之间的间隙g为400μm，伪凸块104与边界103之间的第一距离d1为300μm，第一距离d1与第三距离d3的比值为0.3158。
44.参见图4，在一些实施例中，伪凸块104邻接边界103，第一距离d1为0。
45.在第六实施例中，第一电子元件10和第二电子元件12之间的间隙g为50μm，第二凸块122与第二电子元件12的边界123之间的距离d4为250μm，伪凸块104与边界103之间的第一距离d1为0，第二凸块122与伪凸块104之间的第三距离d3＝d1 g d4＝300μm，第一距离d1与第三距离d3的比值为0。
46.参见图5和图6，在一些实施例中，伪凸块104位于下表面101的拐角处。在一些实施例中，伪凸块104位于下表面101的中心o与拐角a的连线l的两侧。参见图6，在一些实施例中，伪凸块104还位于下表面101的中心o与拐角a的连线l上。由于凸块的中心距(distance to neutral point，dnp，)效应(离芯片中心点越远的角落，其应力集中会较严重，较易发生凸块破裂或与填充层16脱离的风险)，若伪凸块只有位于连线l上的部分，则易发生伪凸块104破裂的问题，可能波击其他组件，因此在连线l的两侧还有多个伪凸块104，可以分散位于连线l上的伪凸块104承受的应力，避免破裂或脱离的问题。
47.图7至图19未示出第一电子元件10的全部，仅以两个伪凸块1041为例示出了第一电子元件10的表面的伪凸块104的形成过程。
48.参见图7，暴露第一电子元件10的第一金属层70。在一些实施例中，第一金属层70的材料包括cu、au、ag、al、pd、pt、ni、其合金或其组合。在一些实施例中，第一电子元件10包括第一介电层72和位于第一介电层72中的连接件74。
49.参见图8，形成位于第一金属层70上的第一种子层80，在一些实施例中，第一种子层80的材料包括cu、au、ag、al、pd、pt、ni、其合金或其组合，使用溅射工艺形成第一种子层80。
50.参见图9，图案化第一种子层80，并在图案化的第一种子层80旁形成第一掩模90，在第一种子层80上形成第一焊料91和第二金属层92。在形成第一掩模90时，先将第一掩模
90平铺在图案化的第一种子层80上，然后使用光刻工艺将第一掩模90图案化以暴露图案化的第一种子层80。在一些实施例中，在第二金属层92上形成保护层94。在一些实施例中，第一掩模90包括光致抗蚀剂(pr)材料。在一些实施例中，第一焊料91和二金属层92的材料包括cu、au、ag、al、pd、pt、ni、其合金或其组合。可以使用物理气相沉积(physical vapour deposition，pvd)、溅射、电镀、无电镀(electroless，e’less)和/或印刷、层压和/或灌封工艺形成第一焊料91和第二金属层92。在一些实施例中，保护层94的材料包括有机物，例如聚酰亚胺(polyimide，pi)、环氧树脂(epoxy)、聚苯并恶唑(pbo)、阻燃4级材料(fr4)、半固化树脂(prepreg，pp)、味之素堆积膜(ajinomotobuild-up film，abf)、双马来酰亚胺三嗪树脂(bt)；或/和无机物，例如，硅、玻璃、陶瓷、氧化物(例如，siox、taox)、氮化物(例如，sinx)。
51.参见图10，将第一掩模90去除，然后将保护层94去除。
52.参见图11，提供了载体衬底110，并且释放层112形成在载体衬底110上。载体衬底110可以是玻璃载体衬底、陶瓷载体衬底、晶圆等。释放层112可以由基于聚合物的材料形成，其可以与载体衬底110一起从将在后续步骤中被去除。在一些实施例中，释放层112是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(lthc)释放涂层。在其他实施例中，释放层112可以是紫外(uv)胶，当暴露于uv光时会失去其粘合性。释放层112可以以液体的形式分配并且固化，可以是层压在载体衬底110上的层压膜，或者可以是类似的。将图10所示的结构翻转放置在载体衬底110和释放层112上，第一种子层80、第一焊料91和第二金属层92埋入释放层112中。
53.参见图12，去除部分第一介电层72以暴露连接件74，在一些实施例中，先执行背面平坦化工艺(例如，研磨)去除第一介电层72的部分，然后执行干蚀刻工艺暴露连接件74。
54.参见图13，在第一介电层72及暴露的连接件74上形成隔离层130。
55.参见图14，执行化学机械抛光(cmp)工艺暴露连接件74的顶面。
56.参见图15，执行溅射工艺形成第三金属层150。在一些实施例中，第三金属层150的材料包括cu、au、ag、al、pd、pt、ni、其合金或其组合。
57.参见图16，在一些实施例中，形成位于第三金属层150上的第二掩模160，在一些实施例中，第二掩模160括光致抗蚀剂(pr)材料。图案化第二掩模160，并在图案化的第二掩模160中形成第二焊料162。在一些实施例中，第二焊料162的材料包括cu、au、ag、al、pd、pt、ni、其合金或其组合。可以使用物理气相沉积(physical vapour deposition，pvd)、溅射、电镀、无电镀(electroless，e’less)和/或印刷、层压和/或灌封工艺形成第二焊料162。在一些实施例中，第二焊料162是可控塌陷芯片连接(controlled collapse chip connection，c4)凸块。
58.参见图17，去除第二掩模160并以第二焊料162为掩模去除第三金属层150的未被第二焊料162覆盖的部分，剩余的第三金属层150构成凸块下金属(ubm)170。
59.参见图18，执行回流工艺将第二焊料162形成为与凸块下金属170的侧壁齐平。凸块下金属170和第二焊料162的组合形成伪凸块104。
60.参见图19，将载体衬底110和释放层112去除。
61.图20示出了根据本技术实施例的第一电子元件10的结构示意图。其中，虚线框e中的部分是功能凸块阵列102，虚线框f中的部分是伪凸块104。
62.图21和图22示出了根据本技术一些实施例的第一电子元件10的仰视图和扇出型封装结构的截面的部分。参见图21和图22，在一些实施例中，位于单个拐角a处的伪凸块104具有l形形状。在一些实施例中，l形平行于拐角a处的边界103。
63.本技术的实施例将芯片(例如，第一电子元件10和第二电子元件12)之间的间距拉大后在芯片与芯片间填满底胶(例如，填充层16)，增加底胶收缩并控制芯片翘曲(小于
±
100μm)。本技术的实施例在第一电子元件10(例如，hbm)的角落处设置了伪凸块104，增加hbm与rdl(例如，线路层14)之间的连结强度，降低了hbm角落应力集中现象，并且在封装件受热翘曲时，可以借由伪凸块104增加第一电子元件10的边缘与线路层14之间的抗拉扯能力。本技术的实施例将第一电子元件10和第二电子元件12并排设置，增大了扇出型封装结构的尺寸。
64.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。