具有共享导电选择栅极的紧凑存储器单元及其制造方法与流程

1.本公开一般地涉及集成电路的制造，更具体地涉及具有共享导电选择栅极的新颖紧凑存储器单元的各种实施例以及制造这种存储器单元的各种新颖方法。


背景技术：

2.非易失性存储器单元广泛用于许多现代集成电路器件和许多消费产品中。通常，存储器单元是存储电学信息的装置。存在多种不同形式的存储器单元，例如浮栅型存储器单元、电荷俘获型存储器单元等。电荷俘获型存储器单元的一种典型配置包括位于半导体衬底上的栅极绝缘层、位于栅极绝缘层上的电荷存储层、位于电荷存储层上的阻挡绝缘层以及位于阻挡绝缘层上方的栅电极。即使是最基本的电子消费产品，通常也包含数百万个这样的存储器单元。
3.存储器单元的各种结构可由多种不同的材料制成。在较常见的一种材料组合中，栅极绝缘层和阻挡绝缘层由二氧化硅制成，电荷存储层由氮化硅(或富硅氮化物)制成。由于在存储器单元中采用的材料(氧化物-氮化物-氧化物)，这种存储器单元有时被称为“ono”型存储器单元。栅电极可由多种不同的导电材料组成，例如多晶硅、金属、金属化合物等。在栅极绝缘层和阻挡绝缘层由二氧化硅制成，电荷存储层由氮化硅制成，栅电极由多晶硅制成的情况下，这种存储器单元通常被称为sonos(硅-氧化物-氮化物-氧化物-硅)型存储器单元。这种电荷俘获型存储器单元的另一变型被称为monos(金属-氧化物-氮化物-氧化物-硅)单元，其中栅电极包括金属，栅极绝缘层和阻挡绝缘层由二氧化硅制成，电荷存储层由氮化硅制成。在又一变型中，阻挡绝缘层可由高绝缘材料(k值大于10)制成并且栅电极由多晶硅制成。此类存储器单元有时被称为shinos(硅-hi-k-氮化物-氧化物-硅)存储器单元。还有更多可能的材料配置。
4.无论此类存储器单元的确切结构和材料如何，业界一直在不断推动提高此类存储器单元的性能和耐用性，并减小此类存储器单元的物理尺寸以及增加其在集成电路器件上的封装密度。本公开涉及具有共享导电选择栅极的新颖紧凑存储器单元的各种实施例以及制造此类存储器单元的各种新颖方法。


技术实现要素：

5.以下给出了本发明的简化发明内容以提供对本发明某些方面的基本理解。此发明内容不是对本发明的详尽概述。它不旨在识别本发明的关键或重要元素或描绘本发明的范围。其唯一目的是以简化的形式呈现一些概念，作为稍后讨论的更详细描述的前序。
6.一般而言，本公开涉及具有共享导电选择栅极的新颖紧凑存储器单元的各种实施例以及制造此类存储器单元的各种新颖方法。本文公开的一个示例性器件包括：第一存储器单元，其包括位于半导体衬底的上表面上方的第一存储器栅极，以及第二存储器单元，其包括位于所述半导体衬底的所述上表面上方的第二存储器栅极。在该示例中，该器件还包括导电选择栅极结构，其位于所述半导体衬底的所述上表面上方且在所述第一存储器栅极
和所述第二存储器栅极之间，其中所述导电选择栅极结构由所述第一存储器单元和所述第二存储器单元共享。
附图说明
7.可以通过参考结合附图进行的以下描述来理解本公开，在附图中，相同的参考标号表示相同的元素，并且在附图中：
8.图1至图15示出了具有共享导电选择栅极的新颖紧凑存储器单元的各种实施例以及制造这种存储器单元的各种新颖方法。附图并非按比例绘制。
9.虽然本文公开的主题易于具有各种修改和替代形式，但是其具体实施例已经通过示例在附图中示出并且在本文中进行了详细描述。然而，应理解，本文对具体实施例的描述并非旨在将本发明限制为所公开的特定形式，而是相反地，其意图是涵盖落在由所附权利要求书限定的本发明的精神和范围内的所有修改、等同物和替代物。
具体实施方式
10.下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中没有描述实际实施方式的所有特征。当然，应当理解，在任何这样的实际实施例的开发中，必须做出许多特定于实施方式的决定来实现开发者的特定目标，例如遵守与系统有关和与行业有关的约束，这些约束从一种实施方式到另一实施方式都会有所不同。此外，将意识到，这些开发工作可能复杂且耗时，但是对受益于本公开的本领域普通技术人员而言仍将是例行的工作。
11.现在将参考附图描述本主题。在附图中示意性地描绘的各种结构、系统和装置仅出于解释的目的，以使本公开的内容不会被本领域技术人员公知的细节模糊。然而，包括附图是为了描述和解释本公开的说明性示例。本领域技术人员在完全阅读本技术之后将理解，附图中未示出各种掺杂区域，例如源极/漏极区、晕圈注入区、阱区等。在此使用的单词和短语应该被理解和解释为具有与相关领域的技术人员对这些单词和短语的理解一致的含义。并不旨在通过此处对术语或短语的一致使用来暗示术语或短语的特殊定义，即与本领域技术人员所理解的普通和惯常含义不同的定义。在术语或短语旨在具有特殊含义，即不同于本领域技术人员所理解的含义的情况下，这样的特殊定义将在说明书中以直接、明确地提供术语或短语的特殊定义的明确方式明确地阐述。
12.在完全阅读本技术之后，对于本领域技术人员而言将显而易见的是，本文公开的ic产品100的各种实施例可以并入到任何类型的集成电路产品中，例如，它可以是独立的存储器产品，其中存储器电路嵌有逻辑电路的产品等等。可以使用多种不同的材料并通过执行多种已知的工艺操作(例如化学气相沉积(cvd)、原子层沉积(ald)、热生长工艺、旋涂技术等)来形成本文所述的各种组件、结构和材料层。这些各种材料层的厚度也可以根据特定应用而变化。参考附图，现在将更详细地描述本文公开的方法和器件的各种示例性实施例。
13.图1至图15示出了ic产品100的各种实施例，ic产品100包括具有共享导电选择栅极的存储器单元101a、101b(集合地使用参考标号101表示)的新颖紧凑布置以及制造此类存储器单元101的各种新颖方法。存储器单元101可以是n型器件或p型器件。在本文描述的说明性示例中，存储器单元101将是n型器件。
14.存储器单元101将形成在半导体衬底102之上和上方。半导体衬底102可以具有各种构造，例如体硅构造。衬底102还可以具有绝缘体上半导体(soi)构造，其包括基底半导体层、掩埋绝缘层和位于掩埋绝缘层上方的有源半导体层，其中形成在衬底102上的晶体管器件(未示出)形成在有源半导体层中和上方。衬底102可以由硅制成，或者可以由硅以外的半导体材料制成。因此，术语“衬底”或“半导体衬底”应被理解为涵盖所有半导体材料以及这些半导体材料的所有形式。
15.图1示出了在执行若干处理操作之后处于早期制造阶段的ic产品100。首先，通过执行已知的制造技术在衬底102中形成隔离结构104。隔离结构104可由多种材料组成，例如二氧化硅。此后，在衬底102中形成p阱区106。p阱区106可借助通过图案化注入掩模(未示出，例如光致抗蚀剂的图案化层)执行已知的离子注入工艺来形成。p阱区106可以使用诸如硼或二氟化硼的p型掺杂剂形成。为了形成p阱区106而执行的离子注入工艺的参数以及p阱区106中的掺杂剂原子浓度可根据应用而变化。在附图中的示例中，各种掺杂区将被简单地描绘为在其刚注入位置(即，紧接在注入工艺结束后的所注入的掺杂剂原子的大致位置)中具有大致矩形形状的横截面构造。本领域技术人员在完全阅读本技术之后将理解，由于在形成p阱区106之后为了完成ic产品100的制造而执行的各种处理操作，p阱区106中的掺杂剂原子将趋向于从其刚注入位置迁移。
16.图2示出了在执行若干工艺操作之后的ic产品100。首先，在衬底102上方依次形成用于存储器单元101的各种材料层。更具体地，在衬底102上方形成栅极绝缘层108、电荷存储层110、阻挡绝缘层112、栅电极材料层114和帽盖材料层116。图2还示出了形成在帽盖材料层116上方的图案化蚀刻掩模117。在一个说明性示例中，图案化蚀刻掩模117可以是图案化的光致抗蚀剂层或opl层。在其他应用中，图案化蚀刻掩模117可以是图案化的硬掩模。可通过执行已知的制造技术来形成图案化蚀刻掩模117。
17.图2中所示的材料层可由多种不同材料制成，并且可根据特定应用形成为多种不同厚度。例如，栅极绝缘层108可由诸如二氧化硅、al2o3、氧化铪、高k绝缘材料(k值为10或更大)等材料构成。电荷存储层110可由诸如氮化硅、hfo2、hfo
x
、hfalo等材料构成。阻挡绝缘层112可由诸如二氧化硅、高k绝缘材料(k值为10或更大)、hfo
x
等材料构成。栅电极材料层114可由诸如多晶硅、非晶多晶硅等任何导电材料构成。帽盖材料116可由诸如氮化硅、氧化物材料等材料构成。在一个特定示例中，栅极绝缘层108可由二氧化硅制成，电荷存储层110可由氮化硅制成，阻挡绝缘层112可由二氧化硅制成，栅电极材料114可以是多晶硅，帽盖材料116可以是氮化硅。在一些应用中，栅极绝缘层108可以比阻挡绝缘层112薄，但并非在所有应用中都是如此，例如，栅极绝缘层108可具有约2nm的厚度，而阻挡绝缘层112可具有约5nm的厚度。
18.图3示出了在执行若干工艺操作之后的ic产品100。首先，通过图案化蚀刻掩模117执行一个或多个蚀刻工艺以图案化图3所示的各个材料层。该工艺操作导致形成分别用于存储器单元101a、101b的多个栅极结构121a、121b(集合地使用参考标号121表示)。此后，去除图案化蚀刻掩模117。在该示例中，由于帽盖层116位于栅极结构上方，因此可将其称为栅帽盖。
19.图4示出了在分别邻近栅极结构121a、121b的侧壁形成第一和第二侧壁间隔物(spacer)118a、118b(集合地使用参考标号118表示)之后的ic产品100。侧壁间隔物118可通
过沉积保形(conformal)间隔物材料层，然后执行各向异性蚀刻工艺来形成。侧壁间隔物118可具有任何期望的厚度(在其基底部)并且可由任何期望的材料制成，例如氮化硅、低k材料(k值小于3.5)等。在所示的示例中，侧壁间隔物118位于栅极结构121的侧壁上并与其物理接触。在一些情况下，可以存在邻近栅极结构121的侧壁形成的多个侧壁间隔物。
20.图5示出了在执行若干工艺操作之后的ic产品100。首先，在一个说明性工艺流程中，在栅极结构121之间的空间中沉积绝缘材料层120。此时，执行定时的凹陷(recess)蚀刻工艺以去除绝缘材料层120的垂直厚度的一部分，使得绝缘材料层上的上表面120r位于衬底102的上表面上方的期望高度水平面处。绝缘材料层120的最终厚度可根据特定应用而变化。绝缘材料层120可由例如二氧化硅、harp氧化物、hdp氧化物、可流动氧化物等或这些材料的组合构成。
21.图6示出了在执行保形沉积工艺以在衬底102上方形成保形导电材料层122之后的ic产品100。保形导电材料层122可由多种不同导电材料构成，例如掺杂的多晶硅、非晶多晶硅等，并且可以形成为任何期望的厚度。应注意，保形导电材料层122以这样的方式形成：即，它会“夹断”并基本上过填充分别位于相邻栅极结构121a、121b上的第一侧壁间隔物118a和第二侧壁间隔物118b之间的空间123。
22.图7示出了在对保形导电材料层122执行各向异性蚀刻工艺之后的ic产品100。该工艺操作导致形成第一导电结构122a、组合或合并的第二导电结构122b，以及第三导电结构122c，其中第一导电结构122a位于栅极结构121a的邻近间隔物118a的一侧上，组合或合并的第二导电结构122b位于两个栅极结构121之间的空间123中，第三导电结构122c位于栅极结构121b的邻近间隔物118b的一侧上。组合的导电结构122b位于第一和第二侧壁间隔物118a和118b之间。在一个特定示例中，第一导电结构122a位于第一侧壁间隔物118a上并与其物理接触，组合或合并的第二导电结构122b位于第一侧壁间隔物118a和第二侧壁间隔物118b两者上并与其物理接触，第三导电结构122c位于第二侧壁间隔物118b上并与其物理接触。导电结构122a、122b和122c可具有任何期望的(沿着双箭头线125指示的方向在其基底部测量的)横向厚度。在形成导电结构122a、122b和122c之后，执行蚀刻工艺以去除绝缘材料120的凹陷层的暴露部分。应注意，绝缘材料120仍然保留位于导电结构122a、122b和122c的底表面和衬底102的上表面之间。还应注意，在该特定示例中，导电结构122a、122b和122c的上表面位于与栅帽盖116的上表面116s基本共面的水平面处，或者稍微低于栅帽盖116的上表面116s。
23.图8示出了在执行若干工艺操作之后的ic产品100。首先，在ic产品100上形成图案化蚀刻掩模129。在一个说明性示例中，图案化蚀刻掩模129可以是光致抗蚀剂的图案化层或opl层，并且它可通过执行已知的制造技术形成。图案化蚀刻掩模129暴露导电结构122a和122c。此后，执行蚀刻工艺以去除导电结构122a和122c。然后执行另一蚀刻工艺以去除通过导电结构122a和122c的去除而暴露的绝缘材料120的凹陷层的部分。
24.图9示出了在执行若干工艺操作之后的ic产品100。首先，去除图案化蚀刻掩模129。然后，执行离子注入工艺以在衬底102中形成n型注入区124a、124b(集合地使用参考标号124表示)。注入区124中的掺杂剂原子浓度可根据特定应用而变化。应注意，在该实施例中，注入区124a的一部分在第一侧壁间隔物118a下方延伸，而注入区124b的一部分在第二侧壁间隔物118b下方延伸。
25.图9示出了两个存储器单元101a、101b(例如双位存储器单元)。存储器单元101a包括存储器栅极(mg0)，存储器单元101b包括存储器栅极(mg1)。在该示例性实施例中，组合、合并的导电结构122b用作两个存储器单元101的共享选择栅极(sg)。掺杂区124a、124b分别用作两个存储器单元101的源极线(sl)和位线(bl)。双位存储器单元可通过fowler-nordheim(f-n)隧穿或热空穴注入而被擦除，各个存储器单元101a、101b中的每一个可通过源极侧注入而被单独编程。
26.图10示出了图9所示的双位存储器单元的偏置表。本领域技术人员在完全阅读本技术之后将理解，可以在具有各种不同配置的阵列中布置本文公开的新颖双位存储器单元。例如，图11示出了存储器阵列的一种可能配置，其中所有的双位存储器单元共享公共的或局域源极线。图12示出了存储器阵列的又一可能配置，其中源极线和位线在交替的双位存储器单元之间局部共享。
27.本领域技术人员在完全阅读本技术之后将理解，与其他存储器单元相比，本文公开的新颖双位存储器单元紧凑得多，这是因为形成了用作两个存储器单元101a、101b二者的共享选择栅极(sg)的组合导电结构122b。例如，对于标准的现有技术55nm sonos存储器单元，单元尺寸约为0.128μm2或约42.2f2。相比之下，图9所示的紧凑存储器单元101的新颖布置具有约0.07μm2或约23.1f2的单元尺寸，比现有技术的sonos单元的单元尺寸小约45％。在图9所示的处理点处，可执行传统制造操作以完成ic产品100的制造。
28.本领域技术人员在完全阅读本技术之后将理解，本文公开的新颖双位存储器单元可采用多种配置，其中导电结构122b是由两个存储器单元101a和101b二者共享的选择栅极(sg)。例如，图13示出了一个实施例，其中用于导电结构122的导电材料以使得第二导电结构122b(即，共享选择栅极)的上表面位于在栅帽盖116的上表面的水平面上方的水平面处的方式沉积和图案化。在该示例中，第二导电结构122b的第一部分位于存储器单元101a的栅极结构121a的一部分的垂直上方，而第二导电结构122b的第二部分位于存储器单元101b的栅极结构121b的一部分的垂直上方。
29.在图14所示的实施例中，帽盖层116位于导电结构122b(即，共享选择栅极(sg))上方。可通过在产品上依次沉积用于绝缘层120、导电结构122和帽盖层116的材料，然后通过执行已知的掩蔽和蚀刻技术对这些材料进行图案化来实现此结构。随后，在第一导电结构122a和第二导电结构122b之间形成存储器单元101a的栅极结构121a，并在第二导电结构122b和第三导电结构122c之间形成存储器单元101b的栅极结构121b。在一个说明性工艺流程中，用于栅极绝缘层108、电荷存储层110和阻挡绝缘层112的材料通过执行保形沉积工艺而形成。此后，沉积栅电极材料114以过填充导电结构122之间的剩余空间。此时，通过执行已知的掩蔽和蚀刻技术来图案化用于栅极结构的材料。此后，去除第一导电结构122a和第三导电结构122c。应注意，栅极结构121的最上表面位于在导电结构122b的上表面的水平面上方的水平面处。在该示例中，存储器单元101a的栅极结构121a的一部分位于第二导电结构122b的一部分的垂直上方，并且存储器单元101b的栅极结构121b的一部分位于第二导电结构122b的垂直上方。还应注意，在该实施例中，存储器单元101a的栅极结构121a，具体地，栅极绝缘层108，位于导电结构122b(即，共享选择栅极(sg))上并与其物理接触，而存储器单元101b的栅极结构121b，具体地，栅极绝缘层108，位于导电结构122b上并与其物理接触。
30.图15示出了与图14所示的实施例相似的实施例，其中帽盖材料116位于导电结构
122b上方，并且用于栅极绝缘层108、电荷存储层110和阻挡绝缘层112的材料通过执行保形沉积工艺而形成。在该实施例中，在沉积栅电极材料114之后，执行cmp工艺操作以去除帽盖层116上表面上方的所有材料。因此，栅极结构的上表面与帽盖层116的上表面基本共面。还应注意，在该实施例中，存储器单元101a的栅极结构121a，具体地，栅极绝缘层108，位于导电结构122b上并与其物理接触，而存储器单元101b的栅极结构121b，具体地，栅极绝缘层108，位于导电结构122b上并与其物理接触。
31.上面公开的特定实施例仅是示例性的，因为可以以受益于本文的教导的本领域技术人员所显而易见的不同但等效的方式来修改和实践本发明。例如，可以以不同的顺序执行上面阐述的方法步骤。此外，除了在下面的权利要求书中所述的以外，不旨在对本文所示的构造或设计的细节做出任何限制。因此，显然，可以改变或修改上面公开的特定实施例，并且所有这样的变化都被认为在本发明的范围和精神内。应注意，用于描述本说明书和所附权利要求书中的各种方法或结构的诸如“第一”、“第二”、“第三”或“第四”之类的术语的使用仅用作这样的步骤/结构的简写参考，并且不一定暗示按照这样的有序序列执行/形成这样的步骤/结构。当然，根据确切的权利要求语言，可能需要或可能不需要这样的处理的有序序列。因此，本文所寻求的保护在以下权利要求书中阐述。