放大器和包括该放大器的电压产生电路的制作方法

1.各种实施方式总体上涉及一种半导体电路，尤其涉及一种放大器和包括该放大器的电压产生电路。


背景技术：

2.半导体电路使用电压产生电路，以从外部电压产生半导体电路的内部电路的操作所必需的各种内部电压。
3.为了使半导体存储电路例如切换到有源模式以进行数据输入/输出操作等，通过提高电压产生电路的驱动能力而将电压产生电路设计成具有快速响应速度。当电压产生电路设计成具有快速响应速度时，可能会在诸如上电状态之类的操作开始时引起峰值电流问题。


技术实现要素：

4.各种实施方式涉及提供一种能够降低峰值电流的稳定操作的放大器以及包括该放大器的电压产生电路。
5.在一个实施方式中，放大器可以包括第一级，所述第一级配置成根据控制信号和偏置电流检测并输出基准电压和反馈电压之间的差异，其中，可以借助所述控制信号强制调整偏置电流量。
6.在一个实施方式中，电压产生电路可以包括：放大器，所述放大器配置成根据控制信号和偏置电流检测基准电压和反馈电压之间的差异，并配置成产生驱动信号；以及驱动器，所述驱动器配置成通过根据所述驱动信号驱动外部电压而产生内部电压，其中，可以借助所述控制信号强制调整偏置电流量。
7.在一个实施方式中，电压产生电路可以包括：第一晶体管阵列，所述第一晶体管阵列被共同施加有外部电压，并具有被共同施加有偏置电压的栅极端子；第二晶体管阵列，所述第二晶体管阵列与所述第一晶体管阵列电连接，并具有被共同输入控制信号的栅极端子；第三晶体管，所述第三晶体管与所述第一晶体管阵列及所述第二晶体管阵列电连接，并配置成接收基准电压；第四晶体管，所述第四晶体管电连接在所述第三晶体管和地电压端子之间；第五晶体管，所述第五晶体管与所述第一晶体管阵列及所述第二晶体管阵列电连接，并配置成接收反馈电压；以及第六晶体管，所述第六晶体管电连接在所述第五晶体管和所述地电压端子之间，并配置成产生驱动信号；驱动器，所述驱动器配置成通过根据所述驱动信号驱动所述外部电压而产生内部电压；以及分布电阻器，所述分布电阻器配置成通过分布所述内部电压来产生所述反馈电压，其中，可以根据所述控制信号强制调整根据所述偏置电压流经所述第一晶体管阵列和所述第二晶体管阵列的偏置电流量。
附图说明
8.图1是示出根据一个实施方式的电压产生电路的配置的图。
9.图2是示出图1的放大器的一个实施方式的配置的图。
10.图3是示出根据图2的信号波形的图。
11.图4是示出根据另一实施方式的电压产生电路的配置的图。
12.图5是示出图4的放大器的一个实施方式的配置的图。
13.图6是示出根据图5的信号波形的图。
14.图7是示出图4的放大器的另一实施方式的配置的图。
15.图8是示出图4的放大器的又一实施方式的配置的图。
具体实施方式
16.下文中，参照图示更详细地描述本公开的实施方式。
17.图1是示出根据一个实施方式的电压产生电路10的配置的图。
18.参照图1，电压产生电路10可以根据偏置电压vbias、基准电压vref和反馈电压vfb产生内部电压vddi。
19.电压产生电路10可以包括放大器100、驱动器300、分布电阻器器500和电容器700。
20.放大器100可以根据偏置电压vbias、基准电压vref和反馈电压vfb产生驱动信号drv。
21.驱动器300可以通过根据驱动信号drv驱动外部电压vdd而产生内部电压vddi。
22.驱动器300可以具有被施加有外部电压vdd的源极端子、被输入驱动信号drv的栅极端子以及与内部电压vddi的端子电连接的漏极端子。
23.分布电阻器500可以通过分布内部电压vddi来产生反馈电压vfb。
24.电容器700可以与分布电阻器500并联地电连接在内部电压vddi的端子和地电压vss的端子之间。
25.电容器700可以作为电压产生电路10的输出端子载荷。
26.电容器700可以设计成具有与电压产生电路10的晶体管的电容相比较大的电容。
27.图2是示出图1的放大器100的一个实施方式的配置的图。
28.参照图2，放大器100可以包括比较器111和电流镜112。
29.比较器111可以比较基准电压vref和反馈电压vfb，并输出比较结果。
30.电流镜112可以根据比较器111的输出产生驱动信号drv。
31.比较器111可以包括第一晶体管111-1至第五晶体管111-5。
32.第一晶体管111-1可以具有：被施加有外部电压vdd的源极端子；以及被施加有偏置电压vbias的栅极端子。
33.第二晶体管111-2可以具有：与第一晶体管111-1的漏极端子电连接的源极端子；以及被施加有基准电压vref的栅极端子。
34.第三晶体管111-3可以具有：被施加有地电压vss的源极端子；以及与自身的栅极端子和第二晶体管111-2的漏极端子电连接的漏极端子。
35.第四晶体管111-4可以具有：与第一晶体管111-1的漏极端子电连接的源极端子；以及被施加有反馈电压vfb的栅极端子。
36.第五晶体管111-5可以具有：被施加有地电压vss的源极端子；以及与其自身的栅极端子和第四晶体管111-4的漏极端子电连接的漏极端子。
37.电流镜112可以包括第一晶体管112-1至第四晶体管112-4。
38.第一晶体管112-1可以具有：被施加有外部电压vdd的源极端子；以及与其自身的漏极端子电连接的栅极端子。
39.第二晶体管112-2可以具有：被施加有地电压vss的源极端子；以及与第一晶体管112-1的漏极端子电连接的漏极端子。
40.第二晶体管112-2的栅极端子可以与比较器111的第三晶体管111-3的漏极端子电连接。
41.第三晶体管112-3可以具有：被施加有外部电压vdd的源极端子；以及与第一晶体管112-1的栅极端子电连接的栅极端子。
42.第四晶体管112-4可以具有：被施加有地电压vss的源极端子；以及与第三晶体管112-3的漏极端子电连接的漏极端子。
43.第四晶体管112-4的栅极端子可以与比较器111的第五晶体管111-5的漏极端子电连接。
44.图3是示出根据图2的信号波形的图。
45.参照图3，对电压产生电路10的操作进行如下描述。
46.在半导体设备的上电过程期间，随着外部电压vdd的电平增加，基准电压vref的电平也增加。
47.随着基准电压vref的电平增加，电流镜112的第四晶体管112-4的栅极端子的电平增加，使得驱动信号drv的电平降低，从而内部电压vddi的电平可能增加。
48.然后，通过比较基准电压vref和反馈电压vfb的电平，使驱动信号drv的电平增加或减少，从而内部电压vddi的电平可以基本维持在目标电平。
49.另一方面，内部电压vddi的电平需要与基准电压vref的电平的增加成比例地增加，但由于电容器700设计成具有大电容，内部电压vddi的电平可能不增加，因此反馈电压vfb的电平可能也不增加。
50.由于反馈电压vfb的电平并不随着基准电压vref的电平的增加而增加(也就是说，由于反馈电压vfb的电平相对低于基准电压vref的电平)，与第二晶体管111-2相比，由于偏置电压vbias而产生的相对较大的电流可能流经第四晶体管111-4。
51.由于相对较大的电流流经第四晶体管111-4，第四晶体管112-4的栅极端子的电平可能迅速增加。
52.随着第四晶体管112-4的栅极端子的电平迅速增加，驱动信号drv的电平迅速降低，因此输出电压驱动电流(即经由驱动器300流向电容器700的电流idrv)可能迅速增加，从而导致峰值电流增加。
53.图4是示出根据另一实施方式的电压产生电路11的配置的图。
54.参照图4，电压产生电路11可以根据偏置电压vbias、控制信号ctr、基准电压vref和反馈电压vfb产生内部电压vddi。
55.电压产生电路11可以根据控制信号ctr，在外部电压vdd的电平达到设定电平前后，有差别地调整驱动信号drv的压摆率，并根据具有调整后的压摆率的驱动信号drv产生内部电压vddi。
56.在半导体设备中，可以使用用于上电后初始化各种电路的加电复位(por)信号作
为控制信号ctr。
57.在上电过程期间，加电复位信号的电平可以随着外部电压vdd的增加而增加，以基本维持高电平，并可以在外部电压vdd的电平等于或超过设定电平时过渡到低电平。
58.电压产生电路11可以包括放大器101、驱动器300、分布电阻器500和电容器700。
59.放大器101可以根据偏置电压vbias、控制信号ctr、基准电压vref和反馈电压vfb产生驱动信号drv。
60.放大器101可以通过根据偏置电流检测基准电压vref和反馈电压vfb之间的差来产生驱动信号drv。
61.当偏置电压vbias的电平恒定时，偏置电流量可以根据偏置电压vbias被持续维持。
62.尽管偏置电压vbias的电平恒定，本公开的实施方式可以利用控制信号ctr，在根据偏置电压vbias确定的最大值内，强制调整偏置电流量。
63.驱动器300可以通过根据驱动信号drv驱动外部电压vdd而产生内部电压vddi。
64.驱动器300可以具有：被施加有外部电压vdd的源极端子、被输入驱动信号drv的栅极端子以及与内部电压vddi的端子电连接的漏极端子。
65.驱动器300可以配置成pmos晶体管。
66.分布电阻器500可以通过分布内部电压vddi来产生反馈电压vfb。
67.电容器700可以与分布电阻器500并联地电连接在内部电压vd的端子和地电压vss的端子之间。
68.电容器700可以作为电压产生电路11的输出端子载荷。
69.电容器700可以设计成具有与电压产生电路11的晶体管的电容相比较大的电容。
70.图5是示出图4的放大器的一个实施方式101-1的配置的图。
71.参照图5，放大器101-1可以包括多级，例如，作为第一级的比较器121以及作为第二级的电流镜122。
72.比较器121可以根据偏置电压vbias和控制信号ctr检测并输出基准电压vref和反馈电压vfb之间的差异。
73.比较器121可以根据偏置电流检测并输出基准电压vref和反馈电压vfb之间的差异。
74.偏置电流量可以根据偏置电压vbias确定。
75.可以借助控制信号ctr在根据偏置电压vbias确定的最大值内强制调整偏置电流量。
76.电流镜122可以根据比较器121的输出产生驱动信号drv。
77.比较器121可以包括第一晶体管阵列121-1、第二晶体管阵列121-2以及第三至第六晶体管121-3至121-6。
78.第一晶体管阵列121-1可以包括多个晶体管，这些晶体管具有：被共同施加有外部电压vdd的源极端子；以及被共同施加有偏置电压vbias的栅极端子。
79.第二晶体管阵列121-2可以包括多个晶体管，这些晶体管具有：分别与第一晶体管阵列121-1的晶体管(第一晶体管阵列121-1的晶体管中的一个晶体管121-1n除外)的漏极端子电连接的源极端子；以及被共同输入控制信号ctr的栅极端子。
80.第一晶体管阵列121-1和第二晶体管阵列121-2的多个晶体管可以配置成pmos晶体管。
81.第三晶体管121-3可以配置成用于接收基准电压vref的第一输入端子。
82.第三晶体管121-3可以具有：与第一晶体管阵列121-1及第二晶体管阵列121-2电连接的源极端子；以及被施加有基准电压vref的栅极端子。
83.第三晶体管121-3的源极端子可以与第一晶体管阵列121-1的多个晶体管中的所述一个晶体管121-1n的漏极端子以及第二晶体管阵列121-2的晶体管的漏极端子共同电连接，并且第三晶体管121-3的栅极端子可以接收基准电压vref。
84.第四晶体管121-4可以具有：被施加有地电压vss的源极端子；以及与其自身的栅极端子和第三晶体管121-3的漏极端子电连接的漏极端子。
85.第五晶体管121-5可以配置成用于接收反馈电压vfb的第二输入端子。
86.第五晶体管121-5可以具有：与第一晶体管阵列121-1及第二晶体管阵列121-2电连接的源极端子；以及被施加有反馈电压vfb的栅极端子。
87.第五晶体管121-5的源极端子可以与第一晶体管阵列121-1的多个晶体管中的所述一个晶体管121-1n的漏极端子以及第二晶体管阵列121-2的晶体管的漏极端子共同电连接，并且第五晶体管121-5的栅极端子可以接收反馈电压vfb。
88.第六晶体管121-6可以具有：被施加有地电压vss的源极端子；以及与其自身的栅极电子和第五晶体管121-5的漏极端子电连接的漏极端子。
89.第三晶体管121-3和第五晶体管121-5可以配置成pmos晶体管。
90.第四晶体管121-4和第六晶体管121-6可以配置成nmos晶体管。
91.第一晶体管阵列121-1的多个晶体管和第二晶体管阵列121-2的多个晶体管的栅极宽度可以比第三晶体管121-3至第六晶体管121-6的栅极宽度窄。
92.例如，当第三晶体管121-3至第六晶体管121-6中的每个晶体管的栅极宽度均为“n”时，第一晶体管阵列121-1的多个晶体管的栅极宽度可以为“1/n”。
93.第二晶体管阵列121-2的多个晶体管中的每个晶体管的栅极宽度也可以是“1/n”。
94.第一晶体管阵列121-1和第二晶体管阵列121-2两者的电流驱动力之和可以与第三晶体管121-3至第六晶体管121-6中的每个晶体管的电流驱动力基本相同。
95.电流镜122可以包括第一晶体管122-1至第四晶体管122-4。
96.第一晶体管122-1可以具有：被施加有外部电压vdd的源极端子；以及与其自身的漏极端子电连接的栅极端子。
97.第二晶体管122-2可以具有：被施加有地电压vss的源极端子；以及与第一晶体管122-1的漏极端子电连接的漏极端子。
98.第二晶体管122-2的栅极端子可以与比较器121的第四晶体管121-4的漏极端子电连接。
99.第三晶体管122-3可以具有：被施加有外部电压vdd的源极端子；以及与第一晶体管122-1的栅极端子电连接的栅极端子。
100.第四晶体管122-4可以具有：被施加有地电压vss的源极端子；以及与第三晶体管122-3的漏极端子电连接的漏极端子。
101.第四晶体管122-4的栅极端子可以与比较器121的第六晶体管121-6的漏极端子电
连接。
102.第一晶体管122-1和第三晶体管122-3可以配置成pmos晶体管。
103.第二四晶体管122-2和第四晶体管122-4可以配置成nmos晶体管。
104.图6是示出根据图5的信号波形的图。
105.参照图6，将电压产生电路11的操作进行如下描述。
106.在半导体设备的上电过程期间，随着外部电压vdd的电平增加，基准电压vref的电平也增加。
107.随着外部电压vdd的电平增加，控制信号ctr的电压电平也增加，并且当控制信号ctr的电压电平达到基于逻辑电平的高电平时，第二晶体管阵列121-2可以被截止。
108.当第二晶体管阵列121-2被截止时，与偏置电压vbias对应的电流可以仅流经第一晶体管阵列121-1的多个晶体管中的所述一个晶体管121-1n。
109.内部电压vddi的电平需要与基准电压vref的电平的增加成比例地增加，但由于电容器700设计成具有大电容，内部电压vddi的电平可能不增加，因此反馈电压vfb的电平可能也不增加。
110.由于反馈电压vfb的电平并不随着基准电压vref的电平的增加而增加(也就是说，由于反馈电压vfb的电平相对低于基准电压vref的电平)，因此与第三晶体管121-3相比，对应于偏置电压vbias的相对较大量的电流可能流经第五晶体管121-5。
111.随着相对电流量增加但偏置电流量减少，电流镜122的第四晶体管122-4的栅极端子的电平可以平缓地增加。
112.相对电流量可以指与第三晶体管121-3相比，流经第五晶体管121-5的电流量，并且偏置电流量可以指根据偏置电压vbias经由第一晶体管阵列121-1和第二晶体管阵列121-2供应至第三晶体管121-3和第五晶体管121-5的电流量。
113.在控制信号ctr处于高电平的情况下，当电流仅流经第一晶体管阵列121-1的多个晶体管中的所述一个晶体管121-1n时，偏置电流量为1/n。因此，与电流流过第一晶体管阵列121-1的多个晶体管中的所有晶体管时的偏置电流量n相比，偏置电流量可能减少。
114.当第四晶体管122-4的栅极电子的电平平缓地增加时，驱动信号drv的电平平缓地减少，因此输出电压驱动电流(即经由驱动器300流向电容器700的电流idrv)可以平缓地增加，从而在上电过程期间使峰值电流增加。
115.当外部电压vdd的电平增加且等于或大于设定电平时，控制信号ctr可过渡到低电平。
116.当控制信号ctr过渡到低电平时，第二晶体管阵列121-2可以被导通。
117.当第二晶体管阵列121-2被导通时，对应于偏置电压vbias的电流可以流经第一晶体管阵列121-1的多个晶体管的全部晶体管。
118.当外部电压vdd的电平稳定到设定电平后，偏置电流量可以恢复到n。
119.然后，通过比较基准电压vref和反馈电压vfb的电平，使驱动信号drv的电平增加或减少，从而内部电压vddi的电平可以基本维持在目标电平。
120.根据该实施方式，能够在上电时段之前(即在外部电压vdd的电平稳定到设定电平之前)，通过使用控制信号减少偏置电流量来降低峰值电流，并且能够在外部电压vdd的电平稳定到设定电平之后，通过增加偏置电流量将内部电压vddi基本维持在正常电平。
121.图7是示出图4的放大器的另一实施方式101-2的配置的图。
122.参照图7，放大器101-2可以根据偏置电压vbias和控制信号ctr对基准电压vref和反馈电压vfb进行比较，并根据比较结果产生驱动信号drv。
123.放大器101-2可以基于偏置电流检测并输出根据基准电压vref和反馈电压vfb之间的差异产生的相对电流量的变更。
124.可以根据偏置电压vbias确定偏置电流量。
125.可以借助控制信号ctr在根据偏置电压vbias确定的最大值内强制调整偏置电流量。
126.放大器101-2可以配置成单级。
127.单级可以包括第一晶体管阵列131-1、第二晶体管阵列131-2以及第三晶体管131-3至第六晶体管131-6。
128.第一晶体管阵列131-1可以包括多个晶体管，这些晶体管具有：被共同施加有外部电压vdd的源极端子；以及被共同施加有偏置电压vbias的栅极端子。
129.第二晶体管阵列131-2可以包括多个晶体管，这些晶体管具有：分别与第一晶体管阵列131-1的晶体管(第一晶体管阵列131-1的晶体管中的一个晶体管131-1n除外)的漏极端子电连接的源极端子；以及被共同输入控制信号ctr的栅极端子。
130.第一晶体管阵列131-1和第二晶体管阵列131-2的多个晶体管可以配置成pmos晶体管。
131.第三晶体管131-3可以具有：与第一晶体管阵列131-1和第二晶体管阵列131-2电连接的源极端子；以及被施加有反馈电压vfb的栅极端子。
132.第三晶体管131-3的源极端子可以与第一晶体管阵列131-1的多个晶体管中的所述一个晶体管131-1n的漏极端子以及第二晶体管阵列131-2的晶体管的漏极端子电连接，并且第三晶体管131-3的栅极端子可以接收反馈电压vfb。
133.第四晶体管131-4可以具有：被施加有地电压vss的源极端子；与第三晶体管131-3的漏极端子电连接的漏极端子；以及与自身的漏极端子电连接的栅极端子。
134.第五晶体管131-5可以具有：与第一晶体管阵列131-1和第二晶体管阵列131-2电连接的源极端子；以及被施加有基准电压vref的栅极端子。
135.第五晶体管131-5的源极端子可以与第一晶体管阵列131-1的多个晶体管中的所述一个晶体管131-1n的漏极端子以及第二晶体管阵列131-2的晶体管的漏极端子共同电连接，并且第五晶体管131-5的栅极端子可以接收基准电压vref。
136.第六晶体管131-6可以具有：被施加有地电压vss的源极端子；与第五晶体管131-5的漏极端子电连接的漏极端子；以及与第四晶体管131-4的栅极端子电连接的栅极端子。
137.可以通过第六晶体管131-6的漏极端子产生驱动信号drv。
138.第三晶体管131-3和第五晶体管131-5可以配置成pmos晶体管。
139.第四晶体管131-4和第六晶体管131-6可以配置成nmos晶体管。
140.第一晶体管阵列131-1的多个晶体管和第二晶体管阵列131-2的多个晶体管的栅极宽度可以比第三晶体管131-3至第六晶体管131-6的栅极宽度窄。
141.例如，当第三晶体管131-3至第六晶体管131-6中的每个晶体管的栅极宽度均为“n”时，第一晶体管阵列131-1的多个晶体管中的每个晶体管的栅极宽度可以为“1/n”。
142.第二晶体管阵列131-2的多个晶体管中的每个晶体管的栅极宽度也可以均是“1/n”。
143.第一晶体管阵列131-1和第二晶体管阵列131-2两者的电流驱动力之和可以与第三晶体管131-3至第六晶体管131-6中的每个晶体管的电流驱动力基本相同。
144.与图5的放大器101-1相比，图7的放大器101-2具有不包括电流镜的单级结构，这可以使电路面积减小。
145.与参照图5和图6描述放大器101-1的方式基本相同，图7的放大器101-2能够在上电时段之前(即在外部电压vdd的电平稳定到设定电平之前)，通过使用控制信号ctr减少偏置电流量来降低峰值电流，并且能够在外部电压vdd的电平稳定到设定电平之后，通过增加偏置电流量将内部电压vddi基本维持在正常电平。
146.图8是示出图4的放大器的又一实施方式101-3的配置的图。
147.参照图8，放大器101-3可以包括多个级，例如，作为第一级的比较器141和作为第二级的电流镜142。
148.比较器141可以根据偏置电压vbias和控制信号ctr比较基准电压vref和反馈电压vfb，并输出比较结果。
149.比较器141可以根据偏置电流检测并输出基准电压vref和反馈电压vfb之间的差异。
150.可以根据偏置电压vbias确定偏置电流量。
151.可以借助控制信号ctr在根据偏置电压vbias确定的最大值内强制调整偏置电流量。
152.电流镜142可以根据比较器141的输出产生驱动信号drv。
153.比较器141可以包括第一晶体管阵列141-1、第二晶体管阵列141-2、第三晶体管141-3至第六晶体管141-6以及反相器141-7。
154.反相器141-7可以将控制信号ctr反相并输出。
155.第一晶体管阵列141-1可以包括多个晶体管，这些晶体管具有：被共同施加有地电压vss的源极端子；以及被共同施加有偏置电压vbias的栅极端子。
156.第二晶体管阵列141-2可以包括多个晶体管，这些晶体管具有：分别与第一晶体管阵列141-1的其它晶体管(第一晶体管阵列141-1的晶体管中的一个晶体管141-1n除外)的漏极端子电连接的源极端子；以及被共同输入反相器141-7的输出信号的栅极端子。
157.第一晶体管阵列141-1和第二晶体管阵列141-2的多个晶体管可以配置成nmos晶体管。
158.第三晶体管141-3可以具有：与第一晶体管阵列141-1和第二晶体管阵列141-2电连接的源极端子；以及被施加有基准电压vref的栅极端子。
159.第三晶体管141-3的源极端子可以与第一晶体管阵列141-1的多个晶体管中的所述一个晶体管141-1n的漏极端子以及第二晶体管阵列141-2的晶体管的漏极端子共同电连接，并且第三晶体管141-3的栅极端子可以接收基准电压vref。
160.第四晶体管141-4可以具有：被施加有外部电压vdd的源极端子；以及与其自身的栅极端子以及第三晶体管141-3的漏极端子电连接的漏极端子。
161.第五晶体管141-5可以具有：与第一晶体管阵列141-1和第二晶体管阵列141-2电
连接的源极端子；以及被施加有反馈电压vfb的栅极端子。
162.第五晶体管141-5的源极端子可以与第一晶体管阵列141-1的多个晶体管中的所述一个晶体管141-1n的漏极端子以及第二晶体管阵列141-2的晶体管的漏极端子电连接，并且第五晶体管141-5的栅极端子可以接收反馈电压vfb。
163.第六晶体管141-6可以具有：被施加有外部电压vdd的源极端子；以及与其自身的栅极端子以及第五晶体管141-5的漏极端子电连接的漏极端子。
164.第三晶体管141-3和第五晶体管141-5可以配置成nmos晶体管。
165.第四晶体管141-4和第六晶体管141-6可以配置成pmos晶体管。
166.第一晶体管阵列141-1的多个晶体管和第二晶体管阵列141-2的多个晶体管的栅极宽度可以比第三晶体管141-3至第六晶体管141-6的栅极宽度窄。
167.例如，当第三晶体管141-3至第六晶体管141-6中的每个晶体管的栅极宽度均为“n”时，第一晶体管阵列141-1的多个晶体管中的每个晶体管的栅极宽度可以为“1/n”。
168.第二晶体管阵列141-2的多个晶体管中的每个晶体管的栅极宽度也可以均是“1/n”。
169.第一晶体管阵列141-1和第二晶体管阵列141-2两者的电流驱动力之和可以与第三晶体管141-3至第六晶体管141-6中的每个晶体管的电流驱动力之和基本相同。
170.电流镜142可以包括第一晶体管142-1至第四晶体管142-4。
171.第一晶体管142-1可以具有：被施加有外部电压vdd的源极端子；以及与比较器141的第四晶体管141-4的漏极端子电连接的栅极端子。
172.第二晶体管142-2可以具有：被施加有地电压vss的源极端子；与第一晶体管142-1的漏极端子电连接的漏极端子；以及与自身的漏极端子电连接的栅极端子。
173.第三晶体管142-3可以具有：被施加有外部电压vdd的源极端子；以及与比较器141的第六晶体管141-6的漏极端子电连接的栅极端子。
174.第四晶体管142-4可以具有：被施加有地电压vss的源极端子；与第三晶体管142-3的漏极端子电连接的漏极端子；以及与第二晶体管142-2的栅极端子电连接的栅极端子。
175.第一晶体管142-1和第三晶体管142-3可以配置成pmos晶体管。
176.第二晶体管142-2和第四晶体管142-4可以配置成nmos晶体管。
177.与图5的放大器101-1相比，图8的放大器101-3具有基本相同的级数，但不同之处在于用于接收基准电压vref和反馈电压vfb的输入端子配置成nmos晶体管141-3和141-5，而不是pmos晶体管。
178.与参照图5和图6描述放大器101-1的方式基本相同，图8的放大器101-3可以在上电时段之前(即在外部电压vdd的电平稳定到设定的水平之前)，通过使用控制信号ctr减少偏置电流量来降低峰值电流，并且可以在外部电压vdd的电平稳定到设定的电平之后，通过增加偏置电流量将内部电压vddi基本维持在正常电平。
179.本实施方式可以具有共同的特点，即根据控制信号ctr调整偏置电流量，降低上电时段的峰值电流，并且上电后内部电压vddi基本被维持在正常水平。
180.该实施方式可以包括如下实施例：如图5中所示，放大器配置成第一级和第二级，并且用于接收基准电压vref和反馈电压vfb的输入端子配置成pmos晶体管；如图7中所示，放大器配置成单级；如图8中所示，放大器配置成第一级和第二级，并且用于接收基准电压
vref和反馈电压vfb的输入端子配置成nmos晶体管等。
181.因此，能够根据实施方式的特性和应用实施方式的半导体设备的特性进行选择性应用。
182.本公开所属领域的技术人员将理解，在不改变本公开的技术精神或基本特征的情况下，可以以其它具体形式实施本公开。因此，应当理解，上述实施方式在所有方面都是说明性的，而不是限制性的。本公开的范围是由下面提供的权利要求而不是详细的描述来限定，并且应当理解，权利要求的含义和范围以及由其等效概念衍生的所有变型或变型形式都包括在本公开的范围内。
183.相关申请的交叉参考
184.本技术要求2020年7月17日在韩国知识产权局提交的韩国申请第10-2020-0088634号的优先权，其全部内容通过引用并入本文。