三维存储器件及其制造方法与流程

1.本公开涉及半导体技术领域，更具体而言，涉及一种用于形成三维(3d)存储器件的方法。


背景技术：

2.通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。因此，平面存储单元的存储密度接近上限。三维(3d)存储架构可以解决平面存储单元中的密度限制。
3.随着半导体技术的进步，3d存储器件(例如，3d nand存储器件)持续按比例缩小更多的膜层以提高晶圆的面积利用率。在一些现有的3d nand存储器件中，随着膜层数量增加且膜层的结构变得更加复杂，用作膜层的载体的硅衬底可能无法支撑由膜应力引起的晶圆变形，这可能最终导致晶圆产生弧形。此外，随着氧化物/氮化物(on)层的数量增加，栅极线缝隙(gate line slit，gls)的蚀刻深度相应地增加，导致由于应力和其他因素而造成不稳定结构的风险。这种不稳定结构可能导致存储指崩塌并影响随后的3d存储器件制造工艺，例如增加光刻对准工艺中的叠加误差。


技术实现要素：

4.本公开公开了三维(3d)存储器件及其制造方法的实施例。
5.本公开的一方面提供了一种三维(3d)存储器件，包括：在衬底上的交替导电/电介质堆叠层；在交替导电/电介质堆叠层中的多个沟道结构；在交替导电/电介质堆叠层中的多个栅极线缝隙(gls)结构，每个栅极线缝隙结构包括：穿透交替导电/电介质堆叠层的多个第一类型的gls部分，以及在交替导电/电介质堆叠层的上部部分中的多个第二类型的gls部分。
6.在一些实施例中，多个第一类型的gls部分和多个第二类型的gls部分在位线方向上布置在彼此紧邻的交错位置中。
7.在一些实施例中，3d存储器件还包括存储块，所述存储块包括至少三个存储指；其中两个gls结构位于存储块的边缘。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的另一个第二类型的gls部分对准。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的第一类型的gls部分重叠。
8.在一些实施例中，3d存储器件还包括存储块，所述存储块包括至少三个存储指；其中中间的存储指由两个gls结构夹置。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的另一个第二类型的gls部分对准。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的第一类型的gls部分重叠。
9.在一些实施例中，3d存储器件还包括存储块，所述存储块包括至少三个存储指；其中每个存储指由两个gls结构夹置。在一些实施例中，一个gls结构的每个第二类型的gls部分在位线方向上与相邻的第二类型的gls结构中的第一类型的gls部分重叠，并且在位线方向上与下一个gls结构中的另一个第二类型的gls部分对准。在一些实施例中，位于存储块的边缘上的一个gls结构的每个第二类型的gls部分在位线方向上与相邻的第二类型的gls结构中的第一类型的gls部分重叠，并且在位线方向上与位于存储块的另一边缘上的另一个gls结构中的另一个第二类型的gls部分对准。
10.在一些实施例中，第二类型的gls部分沿字线方向的长度等于或小于存储指在位线方向上的一半宽度。
11.在一些实施例中，第二类型的gls部分中的导电壁沿wl方向与第一类型的gls部分中的导电壁接触。
12.在一些实施例中，每个沟道结构包括：在沟道孔的侧壁上的功能层；在每个沟道孔中的电介质填充物结构；以及在功能层和电介质填充物之间的沟道层。
13.本公开的另一方面提供了一种用于形成三维(3d)存储器件的方法，包括：在衬底上形成下交替电介质堆叠层；在下交替电介质堆叠层上形成上交替电介质堆叠层，并且在上交替电介质堆叠层中形成多个牺牲结构；形成多个栅极线缝隙(gls)，每个栅极线缝隙包括：穿透上交替电介质堆叠层和下交替电介质堆叠层的多个第一类型的gls段，以及上交替导电/电介质堆叠层中的多个第二类型的gls段；将上交替电介质堆叠层和下交替电介质堆叠层转换为交替导电/电介质堆叠层；以及在每个gls中形成gls结构。
14.在一些实施例中，形成多个gls包括在位线方向上、在彼此紧邻的交错位置中形成多个第一类型的gls部分和多个第一类型的gls部分。
15.在一些实施例中，在每个gls中形成gls结构包括：在多个第一类型的gls段中形成多个第一类型的gls部分，每个第一类型的gls部分穿透交替导电/电介质堆叠层，以及在多个第二类型的gls段中形成多个第二类型的gls部分，每个第二类型的gls部分在上交替导电/电介质堆叠层中延伸。
16.在一些实施例中，形成上交替电介质堆叠层和多个牺牲结构包括：在下交替电介质堆叠层上形成一个或多个电介质层对；在一个或多个电介质层对中形成多个凹陷；在每个凹陷中形成牺牲结构；以及形成一个或多个附加电介质层对以覆盖多个牺牲结构。
17.在一些实施例中，形成多个gls包括：在同一蚀刻工艺中形成多个第一类型的gls段和多个第二类型的gls段，其中电介质对的蚀刻比大于牺牲结构的蚀刻比。
18.在一些实施例中，所述方法还包括：在形成上交替电介质堆叠层之前，在下交替电介质堆叠层中形成多个牺牲下沟道填充物结构；以及在形成上交替电介质堆叠层之后，通过去除多个牺牲下沟道填充物结构和上交替电介质堆叠层的与多个牺牲下沟道填充物结构相对应的部分，形成穿透上交替电介质堆叠层和下交替电介质堆叠层的多个沟道结构。
19.根据本公开的说明书、权利要求书和附图，本领域技术人员能够理解本公开的其他方面。
附图说明
20.并入本文并形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一
起进一步用于解释本公开的原理并且使相关领域的技术人员能够实施和使用本公开。
21.图1以透视图示出了根据本公开的一些实施例的3d存储器件的示意图。
22.图2以俯视图示出了根据本公开的一些实施例的3d存储器件的示意图。
23.图3a
‑
3b以截面图示出了根据本公开的一些实施例的3d存储器件的部分的示意图。
24.图4a
‑
4b以截面图示出了根据本公开的一些实施例的3d存储器件的部分的示意图。
25.图5a
‑
5f以俯视图示出了根据本公开的一些实施例的3d存储器件的各种设计。
26.图6a
‑
6b示出了根据本公开的一些实施例的用于形成3d存储器件的示例性方法的流程图。
27.图7a
‑
7b、8a
‑
8b、9a
‑
9b、10a
‑
10b、11a
‑
11b、12a
‑
12b、13a
‑
13b、14a
‑
14b、15a
‑
15b、16a
‑
16b、17a
‑
17b、18a
‑
18b、19a
‑
19b、20a
‑
20b、21a
‑
21b、22a
‑
22b、23a
‑
23b、24a
‑
24b、25a
‑
25b和26a
‑
26b以各种视图示出了根据本公开的一些实施例的在图6a
‑
6b中所示的方法的某些制造阶段的示例性3d存储器件的一些部分的示意图。
28.将参考附图描述本公开的实施例。
具体实施方式
29.尽管讨论了具体的配置和布置，但应该理解这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员而言显而易见的是，本公开还可以用于各种其他应用中。
30.应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
31.通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。
32.应当容易理解的是，本公开中的“在
……
上”、“在
……
上方”和“在
……
之上”的含义应当以最宽泛的方式来解释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，“在
……
上方”或“在
……
之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
33.此外，为了便于描述，可以在本文使用诸如“在
……
之下”、“在
……
下方”、“下”、“在
……
上方”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个(些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地
解释本文所使用的空间相关描述词。
34.如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
35.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在其顶表面和底表面处的任何一对横向平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。
36.如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示例如在值的10
‑
30％(例如，值的
±
10％、
±
20％或
±
30％)内变化的给定量的值。
37.如本文所使用的，术语“3d存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(即，在本文中作为“存储串”的区域，例如nand串)使得存储串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
38.根据本公开的各种实施例提供了一种用于形成3d存储器件的方法，该3d存储器件具有用于加强存储阵列(在本文中也被称为“阵列器件”)的栅极线缝隙(gls)结构的结构的新颖设计。
39.图1示出了根据某个现有3d nand存储器的示例性三维(3d)存储阵列结构100的部分的透视图。存储阵列结构100包括衬底130、衬底130之上的绝缘膜131、绝缘膜131之上的一级(tier)底部选择栅(bottom select gate，bsg)132、以及堆叠在bsg 132的顶部上以形成交替的导电层与电介质层的膜堆叠层135的多级控制栅133(也被称为“字线”(wl))。为清晰起见，在图1中未示出邻近于各级控制栅的电介质层。
40.每级控制栅由穿过膜堆叠层135的狭缝结构116
‑
1和116
‑
2分隔开。存储阵列结构100还包括在控制栅133的堆叠层之上的一级顶部选择栅(top select gate，tsg)134。tsg 134、控制栅133和bsg 132的堆叠层也称为“栅电极”。存储阵列结构100还包括存储串112和衬底130的在相邻bsg132之间的部分中的掺杂的源极线区域144。每个存储串112包括延伸穿过绝缘膜131和交替的导电层和电介质层的膜堆叠层135的沟道孔136。存储串112还包括在沟道孔136的侧壁上的存储膜137、在存储膜137之上的沟道层138、以及被沟道层138围绕的芯填充膜139。存储单元140可以形成在控制栅133和存储串112的交叉处。沟道层138的在控制栅133之下的部分也被称为存储单元140的沟道。存储阵列结构100还包括在tsg 134之上与存储串112连接的多条位线(bl)141。存储阵列结构100还包括通过多个触点结构114与
栅电极连接的多条金属互连线143。膜堆叠层135的边缘被配置为阶梯形状以允许至每级栅电极的电连接。
41.为了在3d存储器中追求更高的存储容量，已经极大地增加了存储单元的数量和存储块的尺寸。结果，从每个存储块中间的存储单元到字线端部处的触点结构的距离也增加，导致更大的寄生电阻和更慢的读/写速度。为了解决这个问题，可以在每个存储块的中间区域中形成阶梯结构(staircase structure，ss)，其中可以针对每组阶梯结构形成一组触点结构和金属互连线。然而，为了形成位于存储块的中间区域中的字线与位于外围区域中的字线驱动器电路之间的电连接，金属互连线的布局复杂，并且可能引起布线拥塞并增加制造成本。
42.在图1中，出于说明性目的，连同一级tsg 134和一级bsg 132一起示出了三级控制栅133
‑
1、133
‑
2和133
‑
3。在该示例中，每个存储串112可以包括分别对应于控制栅133
‑
1、133
‑
2和133
‑
3的三个存储单元140
‑
1、140
‑
2和140
‑
3。控制栅的数量和存储单元的数量可以大于三个以增加存储容量。存储阵列结构300还可包括其他结构，例如，tsg切口结构、公共源极触点和虚设存储串等。为了简化，这些结构未在图1中示出。
43.参考图2，以俯视图示出了3d存储器件的示意图。如图所示，在3d nand存储器件的示例性存储块202中，多个栅极线缝隙(gls)结构230和240可以沿着字线(wl)方向(也被称为x方向)平行地横向延伸，以将存储块202的存储阵列划分成多个存储指204。
44.每个存储指204可以包括在两个相邻gls结构230和/或240之间以交错方式布置的多行(例如，九行)沟道结构250。顶部选择栅(tsg)切口210位于每个存储指204的中间，以将每个存储指204分成两个相等的部分。由于尺寸限制和制造工艺顺序，tsg切口210在形成多行沟道结构250之后形成，并且占据多行(例如，九行)沟道结构250的中间行(例如，第五行)的位置。
45.如在背景技术部分中所论述的，随着膜层数量的增加以及膜层结构变得更加复杂，用作膜层的载体的硅衬底可能无法支撑由膜应力引起的晶圆变形，这最终可能导致晶圆产生弧形。此外，随着3d存储器件持续按比例缩小更多数量的on层以提高晶圆的面积利用率，gls的蚀刻深度相应地增加，从而导致在后续工艺中由于应力和其他因素而引起的相邻gls结构30之间的wl结构的崩塌的风险。这种wl结构崩塌可以影响后续的3d存储器件制造工艺，例如增加光刻对准工艺中的叠加误差。
46.本公开提供了各种分段gls结构设计作为避免wl结构崩塌的技术解决方案。在图2所示的一些实施例中，多个gls结构可以包括第一类型的gls结构230和第二类型的gls结构240。每个第二类型的gls结构240可以包括沿wl方向以交错方式布置的多个第一类型的gls部分242和多个第二类型的gls部分244。
47.在一些实施例中，第一类型的gls部分242和第一类型的gls结构230可以具有类似的结构，该结构包括沿wl方向水平延伸、垂直穿透膜堆叠层并且由绝缘涂层夹置的导电壁。参考图3a和3b，分别以沿242
‑
a方向(例如，bl方向)和242
‑
b方向(例如，wl方向)的截面图示出了根据一些实施例的示例性第一类型的gls部分242的示意图。
48.如图3a所示，在衬底310上形成膜堆叠层320。在一些实施例中，衬底310可以是具有任何适当结构的任何适当半导体衬底，例如单晶单层衬底、多结晶体硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。在一些其他实施例中，衬底310可以包括任何其他适当的附
加层。
49.膜堆叠层320可以包括在垂直方向上交替的多个栅极结构和电介质层323。每个栅极结构可以包括用作字线(即，栅电极)的导电层321。导电层321可以包括任何适当的导电材料，例如钨、铝、铜、钴或其任何组合，以用于形成字线(即，栅电极)。
50.每个栅极结构还可以包括围绕导电层321的一个或多个绝缘层。膜堆叠层320可以包括任何适当数量的导电层321和电介质层323的层。在一些实施例中，电介质层323可以包括任何适当的电介质材料。例如，电介质层323可以是氧化硅层。在一些实施例中，膜堆叠层320中的导电层321和电介质层323的总层数等于或大于64。为了简化，减少了图中所示的导电层321和电介质层323的层数，并且这些层数不限制本公开的范围。
51.多个导电层321和电介质层323在平行于衬底310的表面的横向方向上延伸。导电层321可以各自具有相同的厚度或具有不同的厚度。例如，每个导电层321的厚度可以在约10nm至约150nm的范围内。类似地，电介质层323可以各自具有相同的厚度或具有不同的厚度。例如，每个电介质层323的厚度可以在约10nm至约150nm的范围内。在一些实施例中，膜堆叠层320的总厚度可以大于1000nm。注意，提供厚度范围是为了说明，而不应解释为限制所附权利要求的范围。
52.多个沟道结构330(例如，如图1中所示的存储串112、如图2中所示的沟道结构250)可以垂直延伸穿过膜堆叠层320。每个沟道结构330可以包括垂直延伸穿过膜堆叠层320的沟道孔、在沟道孔的侧壁上的功能层、填充沟道孔的电介质填充物结构以及在功能层与电介质填充物结构之间的沟道层。功能层可以是复合电介质层，例如阻挡层、存储层和隧穿层的组合。如图2所示，多个沟道结构330可以在膜堆叠层320中布置成阵列。
53.如图3a所示，第一类型的gls部分242可以包括由间隔体层350夹置的导电壁340。第一类型的gls部分242中的导电壁340可以垂直延伸穿过膜堆叠层320。间隔体层350也被称为栅极线间隔体(gate line spacer，glsp)层，可以用于提供导电层321与导电壁340之间的电隔离。在一些实施例中，间隔体层350可以具有层叠结构。在一些实施例中，导电壁340可以包括任何适当的导电材料，例如钨、铝、铜、多晶硅、硅化物和/或其组合等。如图3b所示，第一类型的gls部分242中的导电壁340可以与衬底310中的掺杂区域接触，并且可以用作多个nand串(例如，存储串112)的阵列公共源极(acs)。
54.参考图4a和4b，分别以沿着244
‑
a方向(例如，bl方向)和244
‑
b方向(例如，wl方向)的截面图示出了根据一些实施例的示例性第二类型的gls部分244的示意图。
55.如图4a所示，第二类型的gls部分244可以包括由间隔体层450夹置的导电壁440。与第一类型的gls部分242中的导电壁340不同，第二类型的gls部分244中的导电壁440在膜堆叠层320的上部部分中垂直延伸。如图4b所示，第二类型的gls部分244中的导电壁440可以沿wl方向与第一类型的gls部分242中的导电壁340接触。在一些实施例中，第二类型的gls部分244沿wl方向的长度l244等于或小于存储指204在bl方向上的一半宽度，该一半宽度是九行沟道结构250在bl方向上的间距的一半(例如，从tsg切口210到相邻的第一类型的gls结构230或第二类型的gls结构240的距离)。应注意的是，为了简化，减少了图中所示的膜堆叠层320的上部部分或下部部分中的导电层321与电介质层323的层数，这些层数不限制本公开的范围。
56.参考图5a
‑
5f，以示意性俯视图示出了根据本公开的一些实施例的gls结构的各种
示例性设计。
57.如图5a中所示的第一设计500a中所示，在一个存储块202中存在两个第一类型的gls结构230和两个第二类型的gls结构240。中间存储指204可以由两个第一类型的gls结构230夹置。两个第二类型的gls结构240可以分别位于存储块202在bl方向上的两个边缘上。另外，两个第二类型的gls结构240中的第一类型的gls部分242在bl方向上彼此对准，并且两个第二类型的gls结构240中的第二类型的gls部分244在bl方向上彼此对准。
58.如图5b中所示的第二设计500b中所示，在一个存储块202中存在两个第一类型的gls结构230和两个第二类型的gls结构240。中间存储指204可以由两个第一类型的gls结构230夹置。两个第二类型的gls结构240可以分别位于存储块202在bl方向上的两个边缘上。与第一设计500a不同，在第二设计500b中，两个第二类型的gls结构240中的第一类型的gls部分242和第二类型的gls部分244在bl方向上布置在交错的位置中。即，一个第二类型的gls结构240中的第二类型的gls部分244在bl方向上与另一个第二类型的gls结构240中的第一类型的gls部分242重叠。
59.如图5c中所示的第三设计500c中所示，在一个存储块202中存在两个第一类型的gls结构230和两个第二类型的gls结构240。与第一设计500a不同，在第三设计500c中，中间存储指204可以由两个第二类型的gls结构240夹置。两个第一类型的gls结构230可以分别位于存储块202在bl方向上的两个边缘上。另外，两个第二类型的gls结构240中的第一类型的gls部分242在bl方向上彼此对准，并且两个第二类型的gls结构240中的第二类型的gls部分244在bl方向上彼此对准。
60.如图5d中所示的第四设计500d中所示，在一个存储块202中存在两个第一类型的gls结构230和两个第二类型的gls结构240。与第一设计500a不同，在第三设计500c中，中间存储指204可以由两个第二类型的gls结构240夹置。两个第一类型的gls结构230可以分别位于存储块202在bl方向上的两个边缘上。与第三设计500c不同，在第四设计500d中，两个第二类型的gls结构240中的第一类型的gls部分242和第二类型的gls部分244在bl方向上布置在交错的位置中。即，一个第二类型的gls结构240中的第二类型的gls部分244在bl方向上与另一个第二类型的gls结构240中的第一类型的gls部分242重叠。
61.如图5e中所示的第五设计500e中所示，在一个存储块202中存在四个第二类型的gls结构240。即，三个存储指204中的每一个由两个第二类型的gls结构240夹置。相邻的第二类型的gls结构240中的第二类型的gls部分244在bl方向上布置在交错的位置中。即，一个第二类型的gls结构240中的第二类型的gls部分在bl方向上与相邻的第二类型的gls结构240中的第一类型的gls部分242重叠，并且与下一个第二类型的gls结构240中的另一个第二类型的gls部分对准。
62.如图5f中所示的第六设计500f中所示，在一个存储块202中存在四个第二类型的gls结构240。即，三个存储指204中的每一个由两个第二类型的gls结构240夹置。两个中间第二类型的gls结构240中的第二类型的gls部分244在bl方向上彼此对准。两个外侧第二类型的gls结构240中的第二类型的gls部分244在bl方向上彼此对准。但是在一个外侧第二类型的gls结构240中的第二类型的gls部分244和在其相邻的中间第二类型的gls结构240中的第二类型的gls部分244在bl方向上布置在交错的位置中。即，一个外侧第二类型的gls结构240中的第二类型gls部分在bl方向上与两个中间第二类型的gls结构240的每一个中的
第一类型的gls部分242重叠，并且与下一个外侧第二类型的gls结构240中的另一个第二类型的gls部分对准。
63.上述公开的分段gls结构设计提供了沿wl方向以交错方式布置的多个第一类型的gls部分242和多个第二类型的gls部分244。在第二类型的gls部分244中，导电壁440仅位于膜堆叠层320的上部部分。膜堆叠层320的剩余下部部分可以连接两个相邻的存储指240，因此增加应力支撑并降低存储指崩塌的风险。此外，膜堆叠层320的剩余下部部分可以有效地用作加宽的gls外沟道间隔体，这可以降低gls外沟道合并的风险。因此，可以减小栅极线间距，从而减小管芯尺寸同时保持3d nand存储器件的相同存储容量。
64.参考图6a，示出了根据本公开的一些实施例的用于形成3d存储器件的示例性方法的流程图。图7a
‑
7b、8a
‑
8b、9a
‑
9b、10a
‑
10b、11a
‑
11b、12a
‑
12b、13a
‑
13b、14a
‑
14b、15a
‑
15b、16a
‑
16b、17a
‑
17b、18a
‑
18b、19a
‑
19b、20a
‑
20b、21a
‑
21b、22a
‑
22b、23a
‑
23b、24a
‑
24b和25a
‑
25b以各种视图示出了根据本公开的一些实施例的在图6a中所示的方法的某些制造阶段的示例性3d存储器件的一些部分的示意图。
65.如图6a所示，方法600可以开始于操作s610，其中可以在衬底上形成下交替电介质堆叠层，可以形成穿透下交替电介质堆叠层的多个牺牲下沟道填充物结构。图7a
‑
7b和8a
‑
8b以操作s610之后的截面图示出了3d结构的一些部分。具体而言，根据一些实施例，图7a
‑
7b示出了与如图2所示的分别沿242
‑
a方向和242
‑
b方向的待形成的第一类型的gls部分242对应的3d结构的部分的示意图，并且图8a
‑
8b示出了与如图2所示的分别沿244
‑
a方向和244
‑
b方向的待形成的第二类型的gls部分244对应的3d结构的部分的示意图。
66.如图7a
‑
7b和8a
‑
8b所示，可以在衬底710上形成下交替电介质堆叠层720。在一些实施例中，衬底310可以是具有任何适当结构的任何适当半导体衬底，例如单晶单层衬底、多结晶体硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。在一些其他实施例中，衬底310可以包括任何其他适当的附加层。
67.下交替电介质堆叠层720包括多个电介质层对。例如，下交替电介质堆叠层720可以包括第一电介质层722(例如，氧化物层)和不同于第一电介质层的第二电介质层724(例如，氮化物层)的交替堆叠层。多个第一电介质层722和第二电介质层724在平行于衬底710的表面的横向方向上延伸。在一些实施例中，在下交替电介质堆叠层720中存在比由不同材料制成且具有不同厚度的电介质层对更多的层。下交替电介质堆叠层720可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)或其任何组合。下交替电介质堆叠层720可以包括任何适当层数的氧化物层722和氮化物层724。例如，下交替电介质堆叠层720中的氧化物层722和氮化物层724的总层数可以等于或大于64。在一些实施例中，下交替电介质堆叠层720包括具有与氧化物/氮化物层对不同的材料和/或厚度的更多氧化物层或更多氮化物层。
68.如图7a
‑
7b所示，可以形成穿透下交替电介质堆叠层的多个牺牲下沟道填充物结构。在一些实施例中，用于形成多个牺牲下沟道填充物结构的制造工艺可以包括形成穿透下交替电介质堆叠层720的多个下沟道孔，以及用牺牲材料填充多个下沟道孔。
69.形成多个下沟道孔的工艺可以包括在下交替电介质堆叠层200上形成硬掩模层(未示出)，以及在硬掩模层上涂覆光刻胶层(未示出)。可以进行图案化工艺以对硬掩模层
进行图案化。使用硬掩模层作为掩模，随后可以是蚀刻工艺以蚀刻下交替电介质堆叠层720以形成多个下沟道孔。每个下沟道孔可以完全穿透下交替电介质堆叠层720并延伸到衬底710中。用于形成多个下沟道孔的蚀刻工艺可以是干法蚀刻、湿法蚀刻或其组合。在蚀刻工艺之后，可以去除光刻胶层和硬掩模层。
70.在一些实施例中，可以执行清洁工艺以清洁多个下沟道孔。清洁工艺可以是包括高温灰化和/或湿法剥离的等离子体灰化工艺。例如，等离子体源可以用于产生反应性物质，例如氧或氟。反应性物质可以与剩余在沟道孔中的光刻胶结合以形成灰分，可以用真空泵去除灰分。具体而言，在一些实施例中，可以通过将低压下的氧气暴露于电离氧气的高功率无线电波来产生单原子氧等离子体。氧与光刻胶材料之间的反应的残留物可以在等离子体灰化器中产生灰分。灰化过程的副产物(例如，挥发性碳氧化物、水蒸气)可以用等离子体灰化器内的真空泵抽走。
71.可以在每个下沟道孔中形成牺牲下沟道填充物结构730。可以沉积牺牲填充材料以填充在多个下沟道孔中，以形成牺牲下沟道填充物结构730。可以执行任何适当的平坦化方法(例如，化学机械平坦化(chemical
‑
mechanical planarization，cmp))和/或凹陷蚀刻(例如，干法蚀刻和/或湿法蚀刻)，以去除下交替电介质堆叠层720之上的任何多余的牺牲填充材料。牺牲填充材料可以包括任何适当的非导电材料(例如，非晶硅、多晶硅、硅锗、非晶碳、氮化硅、类金刚石碳和多孔有机硅酸盐玻璃)，并且可以通过任何适当的沉积方法(例如，cvd和/或旋涂)来沉积。
72.在操作s610之后，与待形成的第一类型的gls部分242和待形成的第二类型的gls部分244对应的部分具有相同的结构。因此，沿着bl方向，图8a中所示的结构与图7a中所示的结构相同。沿着wl方向，图8b中所示的结构与图7b中所示的结构相同。
73.返回参考图6a，方法600可以进行到操作s620，其中可以在下交替电介质堆叠层上形成上交替电介质堆叠层，可以在上交替电介质堆叠层中形成多个牺牲结构，并且每个牺牲结构对应于待形成的第二类型的gls部分。在一些实施例中，操作s620可以包括在示例性流程图中示出的多个步骤。图9a
‑
9b、10a
‑
10b、11a
‑
11b、12a
‑
12b、13a
‑
13b、14a
‑
14b、15a
‑
15b、16a
‑
16b、17a
‑
17b和18a
‑
18b以操作s620的某些阶段的截面图示出了3d结构的一些部分。具体而言，图9a
‑
9b、11a
‑
11b、13a
‑
13b、15a
‑
15b和17a
‑
17b示出了与如图2所示的分别沿242
‑
a方向和242
‑
b方向的待形成的第一类型gls部分242对应的3d结构的部分的示意图。图10a
‑
10b、12a
‑
12b、14a
‑
14b、16a
‑
16b和18a
‑
18b示出了与如图2所示的分别沿244
‑
a方向和244
‑
b方向的待形成的第二类型的gls部分244对应的3d结构的部分的示意图。
74.如图6b、9a
‑
9b和10a
‑
10b所示，操作s620可以包括步骤s621，用于形成一个或多个电介质层对，每个电介质层对包括第一电介质层722(例如，氧化物层)和第二电介质层724(例如，氮化物层)。一个或多个电介质层对可以通过一种或多种薄膜沉积工艺形成，包括但不限于cvd、pvd、ald或其任何组合。在步骤s621之后，对应于待形成的第一类型的gls部分242和待形成的第二类型的gls部分244的部分具有相同的结构。因此，沿着bl方向，图10a中所示的结构与图9a中所示的结构相同。沿着wl方向，图10b中所示的结构与图9b中所示的结构相同。
75.如图6b、12a和12b所示，操作s620可以包括步骤s623，用于在一个或多个电介质层对中形成多个凹陷1210，每个凹陷1210对应于待形成的第二类型的gls部分。在一些实施例
中，多个凹陷1210可以通过任何适当的图案化工艺形成。例如，掩模层(未示出)可以形成在一个或多个电介质层对之上，并且可以通过使用例如光刻来对掩模层进行图案化，以在图案化的掩模层中形成对应于多个待形成的第二类型的gls部分的开口。可以执行适当的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)，以去除由开口暴露的一个或多个电介质层对的部分，直到多个开口暴露下交替电介质堆叠层720的顶表面。在形成多个凹陷1210之后可以去除掩模层。凹陷1210在bl方向上的宽度大于待形成的第二类型的gls部分。
76.由于凹陷1210仅形成在对应于待形成的第二类型的gls部分的位置，所以在步骤s623之后，对应于待形成的第一类型的gls部分242的部分保持相同的结构。因此，沿着bl方向，图11a中所示的结构与图10a中所示的结构相同。沿着wl方向，图11b中所示的结构与图10b中所示的结构相同。
77.如图6b、13a
‑
13b和14a
‑
14b所示，操作s620可以包括步骤s625，用于在一个或多个电介质层对上和多个凹陷1210中形成间隔体层1310和牺牲层1320。在一些实施例中，间隔体层1310可以是通过任何适当的薄膜沉积工艺(包括但不限于cvd、pvd、ald或其任何组合)形成的氧化物层。如图14a和14b所示，可以形成间隔体层1310以覆盖每个凹陷1210的侧壁和底表面。牺牲层1320可以包括任何适当的非导电材料(例如，非晶硅、多晶硅、硅锗、非晶碳、氮化硅、类金刚石碳和多孔有机硅酸盐玻璃)，并且可通过任何适当的沉积方法(例如，cvd、pvd、ald或其任何组合)来沉积。如图14a和14b所示，牺牲层1320可以形成为填充每个凹陷1210并覆盖间隔体层1310。
78.如图6b、15a
‑
15b和16a
‑
16b所示，操作s620可以包括步骤s627，用于去除间隔体层1310和牺牲层1320的在多个凹陷1210之外的部分。可以执行任何适当的平坦化方法(例如，cmp)和/或凹陷蚀刻(例如，干法蚀刻和/或湿法蚀刻)以去除下交替电介质堆叠层720之上的间隔体层1310和牺牲层1320的任何多余部分。在步骤s627之后，对应于待形成的第一类型的gls部分242的部分保持与操作s610之后相同的结构。因此，沿着bl方向，图15a中所示的结构与图11a中所示的结构相同。沿着wl方向，图15b所示的结构与图11b所示的结构相同。如图16a和16b所示，间隔体层1310和牺牲层1320的在多个凹陷1210内的剩余部分可以形成多个牺牲结构1640，每个牺牲结构1640对应于待形成的第二类型的gls部分。多个牺牲结构1640可以具有与下交替电介质堆叠层720共面的顶表面。
79.如图6b、17a
‑
17b和18a
‑
18b所示，操作s620可以包括步骤s629，用于形成一个或多个附加电介质层对以覆盖多个牺牲结构1640。在步骤s621和s629中形成的多个电介质层对形成上交替电介质堆叠层1730。如图18a和18b所示，多个牺牲结构1640嵌入在上交替电介质堆叠层1730中。应注意的是，上交替电介质堆叠层1730可以包括任何适当数量的电介质层对，例如等于或大于32或64。图中所示的上交替电介质堆叠层1730中的电介质层对的数量是示例性的，并不限制本公开的范围。此外，图18a和18b中所示的牺牲结构1640的高度等于电介质层对的高度。在图中未示出的一些其他实施例中，牺牲结构1640的高度可以小于或大于电介质层对的高度。
80.返回参考图6a，方法600可以进行到操作s630，其中可以形成多个沟道结构以穿透上交替电介质堆叠层和下交替电介质堆叠层。图19a
‑
19b和20a
‑
20b以操作s630之后的截面图示出了3d结构的一些部分。具体而言，根据一些实施例，图19a
‑
19b示出了与如图2所示的分别沿242
‑
a方向和242
‑
b方向的待形成的第一类型的gls部分242对应的3d结构的部分的
示意图，并且图20a
‑
20b示出了与如图2所示的分别沿244
‑
a方向和244
‑
b方向的待形成的第二类型的gls部分244对应的3d结构的部分的示意图。
81.在一些实施例中，每个沟道结构1950可以包括垂直延伸穿过上交替电介质堆叠层1730和下交替电介质堆叠层720的沟道孔、在沟道孔的底部上的外延层(未示出)、在沟道孔的侧壁上的功能层、覆盖功能层的沟道层、以及由沟道层包围的填充物结构。在一些实施例中，功能层可以包括阻挡层、存储层和隧穿层。
82.在一些实施例中，用于形成沟道结构1950的制造工艺可以包括形成多个沟道孔，每个沟道孔垂直延伸穿过上交替电介质堆叠层1730和下交替电介质堆叠层720。每个沟道孔可以具有高的高宽比，并且可以通过蚀刻上交替电介质堆叠层1730的在牺牲下沟道填充物结构730上方的部分、蚀刻牺牲下沟道填充物结构730和随后的清洁工艺来形成。用于形成沟道孔的蚀刻工艺可以是湿法蚀刻、干法蚀刻或其组合。
83.在一些实施例中，用于形成沟道结构1950的制造工艺可以包括在每个沟道孔的底部处形成外延层。在一些实施例中，外延层可以是通过使用选择性外延生长(selective epitaxial growth，seg)工艺形成的多结晶体硅(多晶硅)层。例如，可以执行seg预清洁工艺以清洁多个沟道孔。执行后续的沉积工艺，以在每个沟道孔底部处形成多晶硅层。在一些实施例中，可以对多晶硅层执行任何适当的掺杂工艺(例如，离子金属等离子体(ion metal plasma，imp)工艺)以形成外延层。
84.在一些实施例中，用于形成沟道结构1950的制造工艺可以包括在每个沟道孔的侧壁上形成功能层。功能层可以是复合电介质层，例如阻挡层、存储层和隧穿层的组合。包括阻挡层、存储层和隧穿层的功能层可以通过一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他适当的工艺或其任何组合)形成。
85.在一些实施例中，阻挡层可以形成在存储层和沟道孔的侧壁之间。阻挡层可以用于阻挡电子电荷的流出。在一些实施例中，阻挡层可以是氧化硅层或氧化硅/氮化硅/氧化硅(ono)层的组合。在一些实施例中，阻挡层包括高电介质常数(高k值)电介质(例如，氧化铝)。在一些实施例中，阻挡层的厚度可以在约3nm至约20nm的范围内。
86.存储层可以形成在隧穿层和阻挡层之间。来自沟道层的电子或空穴可以通过隧穿层隧穿到存储层。存储层可以用于存储用于存储器操作的电子电荷(电子或空穴)。存储层中电荷的存储或去除可以影响半导体沟道的导通/截止状态和/或电导。存储层可以包括一个或多个材料膜，包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任何组合。在一些实施例中，存储层可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，存储层的厚度可以在约3nm至约20nm的范围内。
87.隧穿层可以形成在存储层的侧壁上。隧穿层可以用于隧穿电子电荷(电子或空穴)。隧穿层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，隧穿层的厚度可以在约3nm至约20nm的范围内。
88.在一些实施例中，用于形成沟道结构1950的制造工艺还包括形成覆盖功能层的侧壁的沟道层。在一些实施例中，沟道层可以是通过使用薄膜沉积工艺(例如ald、cvd、pvd或任何其他适当的工艺)形成的非晶硅层或多晶硅层。在一些实施例中，沟道层的厚度可以在约5nm至20nm的范围内。
89.在一些实施例中，用于形成沟道结构1950的制造工艺还包括形成填充物结构以覆盖沟道层并填充沟道孔。在一些实施例中，填充物结构可以是通过使用任何适当的沉积工艺(例如ald、cvd、pvd等)形成的氧化物层。在一些实施例中，填充物结构可以包括一个或多个气隙。
90.返回参考图6a，方法600可以进行到操作s640，其中可以形成多个第一类型的栅极线缝隙(gls)和第二类型的gls。多个第一类型的栅极线缝隙(gls)和第二类型的gls可以在两个阵列的沟道结构1950之间沿着wl方向基本上以直线延伸。在一些实施例中，每个第一类型的gls可以垂直穿透上交替电介质堆叠层和下交替电介质堆叠层。每个第二类型的gls可以包括沿wl方向以交错方式布置的多个第一类型的gls段和多个第二类型的gls段。每个第一类型的gls段可以垂直穿透上交替电介质堆叠层和下交替电介质堆叠层，而每个第二类型的gls段仅在上交替电介质堆叠层中垂直延伸，但不延伸到下交替电介质堆叠层中。
91.图21a
‑
21b和22a
‑
22b以操作s640之后的截面图示出了3d结构的一些部分。具体而言，根据一些实施例，图21a
‑
21b示出了与如图2所示的分别沿242
‑
a方向和242
‑
b方向的待形成的第一类型的gls部分242对应的3d结构的部分的示意图，并且图22a
‑
22b示出了与如图2所示的分别沿244
‑
a方向和244
‑
b方向的待形成的第二类型的gls部分244对应的3d结构的部分的示意图。
92.如图21a和21b所示，每个第一类型的gls段2160可以穿透上交替电介质堆叠层和下交替电介质堆叠层，并且可以延伸到衬底710中。如图22a和22b所示，每个第二类型的gls段仅在上交替电介质堆叠层1730中延伸，而不延伸到下交替电介质堆叠层720中。在一些实施例中，多个第一类型的gls和第二类型的gls可以在相同的制造工艺中同时形成。例如，制造工艺可以包括在上交替电介质堆叠层之上形成掩模层并且使用例如光刻来对掩模进行图案化以在图案化的掩模层中形成对应于多个第一类型的gls和第二类型的gls的开口。可以执行适当的选择性蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)，以去除上交替电介质堆叠层和下交替电介质堆叠层由开口暴露的部分。在形成多个第一类型的gls和第二类型的gls之后，可以去除掩模层。
93.选择性蚀刻工艺可以是各向同性蚀刻工艺或各向异性蚀刻工艺。电介质对的蚀刻比可以大于牺牲结构1640的蚀刻比。因此，在相同的蚀刻工艺期间，电介质对的蚀刻深度可以大于牺牲结构1640。即，在没有牺牲结构1640的区域中，可以在蚀刻工艺期间完全去除上交替电介质堆叠层和下交替电介质堆叠层的部分，以形成第二类型的gls的第一类型的gls段2160，以暴露衬底710，如图21a和21b所示。在具有牺牲结构1640的区域中，可以在蚀刻工艺期间仅去除上交替电介质堆叠层的部分以形成第二类型的gls的第二类型的gls段2270，以暴露下交替电介质堆叠层720的顶表面，如图22a和22b所示。
94.在一些实施例中，可以通过使用任何适当的掺杂工艺(例如穿过gls630的离子注入和/或热扩散)在衬底710中的第一类型的gls和第二类型的gls的第一类型gls段2160的底部处形成掺杂区域(未示出)。掺杂区域中的掺杂剂可以是任何适当的n 或p 离子。
95.返回参考图6a，方法600可以进一步进行到操作s650，其中上交替电介质堆叠层和下交替电介质堆叠层可以转换为包括多个导电/电介质层对的交替导电/电介质堆叠层。在一些实施例中，可以执行栅极替换工艺(也被称为“字线替换”工艺)以用导电层2324替换上交替电介质堆叠层和下交替电介质堆叠层的第二电介质层724(例如，氮化硅)。
96.图23a
‑
23b和24a
‑
24b以操作s650之后的截面图示出了3d结构的一些部分。具体而言，根据一些实施例，图23a
‑
23b示出了与如图2所示的分别沿242
‑
a方向和242
‑
b方向的待形成的第一类型的gls部分242对应的3d结构的部分的示意图，并且图24a
‑
24b示出了与如图2所示的分别沿244
‑
a方向和244
‑
b方向的待形成的第二类型的gls部分244对应的3d结构的部分的示意图。
97.在一些实施例中，在形成第一类型的gls和第二类型的gls之后，可以执行氧化工艺以氧化牺牲结构1640的剩余部分的表面，以形成氧化物层2470，如图23a所示。在一些实施例中，在相同的氧化工艺中，由第一类型的gls和第二类型的gls的第一类型gls段2160暴露的衬底710的顶表面也可以被氧化以形成氧化物层2315，如图23b所示。
98.在一些实施例中，可以穿过第一类型的gls和第二类型的gls去除上交替电介质堆叠层1730和下交替电介质堆叠层720中的第二电介质层724以形成多个横向沟槽。多个横向沟槽可以在横向方向上延伸，并且可以用作要在后续工艺中形成的导电层2324的空间。应注意的是，本文所使用的术语“横向/横向地”表示平行于衬底710的表面的平面。上交替电介质堆叠层1730和下交替电介质堆叠层720中的第二电介质层724用作牺牲层，并且通过使用任何适当的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来去除。蚀刻工艺可以具有相对于第一电介质层722的材料的对第二电介质层724的材料足够高的蚀刻选择性，使得蚀刻工艺可以对第一电介质层722具有最小影响。各向同性干法蚀刻和/或湿法蚀刻以及随后的清洁工艺可以在各个方向上去除第二电介质层724，以暴露每个第一电介质层722的顶表面和底表面。因此，然后可以在第一电介质层722之间形成多个横向沟槽。
99.可以在多个横向沟槽中形成多个栅极结构。在一些实施例中，每个栅极结构可以包括涂覆有一个或多个绝缘层的导电层2324。导电层2324可以用作3d存储器件中的字线(即，栅电极)。涂覆在导电层2324上的一个或多个绝缘层可以用作用于使字线(即，栅电极)绝缘的栅极电介质层。在一些实施例中，可以在多个横向沟槽中的每一个横向沟槽中形成一个或多个绝缘层，以用一种或多种适当的绝缘材料覆盖横向沟槽的暴露表面。例如，可以利用一种或多种适当的沉积工艺(例如，cvd、pvd和/或ald)将一种或多种绝缘材料沉积到横向沟槽中。在一些实施例中，可以使用凹陷蚀刻和/或化学机械平坦化(cmp)来去除多余的绝缘材料。一种或多种绝缘材料可以包括提供电绝缘功能的任何适当的材料(例如，高k值电介质)。例如，一种或多种绝缘材料可以包括氧化硅、氮化硅、氧氮化硅、氧化铝、氮化钛等和/或其任何适当的组合。在一些实施例中，多个绝缘层可具有不同的绝缘材料。
100.如图23a和24a
‑
24b所示，多个导电层2324可以形成在多个横向沟槽中。导电层2324可以形成在一个或多个绝缘层之间的每个横向沟槽中。导电层2324可以通过用适当的栅电极金属材料填充横向沟槽来形成。导电层2324可以为随后形成的字线(即，栅电极)提供基底材料。栅电极金属材料可以包括用于形成字线(即，栅电极)的任何适当的导电材料，例如钨、铝、铜、钴或其任何组合。可以使用适当的沉积方法(例如，cvd、物理气相沉积(pvd)、等离子体增强cvd(plasma
‑
enhanced cvd，pecvd)、溅射、金属有机化学气相沉积(metal
‑
organic chemical vapor deposition，mocvd)和/或ald)将栅电极材料沉积到横向沟槽中。在一些实施例中，导电层2324包括通过cvd形成的钨。因此，上交替电介质堆叠层1730和下交替电介质堆叠层720可以转换为交替导电/电介质堆叠层2320，如图23a所示。具体而言，上交替电介质堆叠层1730可以转换为上交替导电/电介质堆叠层2430，并且下交替
电介质堆叠层720可以转换为下交替导电/电介质堆叠层2420，如图24a和24b中所示。
101.返回参考图6a，方法600可以进行到操作s660，其中可以分别在第一类型的gls和第二类型的gls中形成多个第一类型的gls结构和第二类型的gls结构。多个第一类型的gls结构和第二类型的gls结构可以在两个阵列的沟道结构1950之间沿着wl方向基本上以直线延伸。在一些实施例中，每个第一类型的gls结构可以垂直穿透上交替电介质堆叠层和下交替电介质堆叠层。每个第二类型的gls结构可以包括沿着wl方向以交错方式布置的多个第一类型的gls部分和多个第二类型的gls部分。每个第一类型的gls部分可以垂直穿透上交替电介质堆叠层和下交替电介质堆叠层，而每个第二类型的gls部分仅在上交替电介质堆叠层中垂直延伸，但不延伸到下交替电介质堆叠层中。
102.图25a
‑
25b和26a
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26b以操作s640之后的截面图示出了3d结构的一些部分。具体而言，根据一些实施例，图25a
‑
25b示出了与如图2所示的分别沿242
‑
a方向和242
‑
b方向的第一类型的gls部分242对应的3d结构的部分的示意图，并且图22a
‑
22b示出了与如图2所示的分别沿244
‑
a方向和244
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b方向的第二类型的gls部分244对应的3d结构的部分的示意图。
103.在一些实施例中，间隔体层350/450可以形成在第一类型的gls和第二类型的gls的侧壁上。间隔体层350/450也被称为栅极线间隔体(glsp)层，并且可以用于在后续工艺中形成的多个导电层2324与导电壁340/440之间提供电隔离。在一些实施例中，用于形成间隔体层350/450的制造工艺可以包括字线栅极凹陷工艺。在形成多个导电层2324之后，可以通过凹陷蚀刻工艺去除多个导电层2324(字线)的由第一类型的gls和第二类型的gls暴露的部分。在一些实施例中，为了确保多个导电层2324(字线)之间的隔离，可以执行凹陷蚀刻工艺(例如，湿法蚀刻工艺)，以去除多个导电层2324的由第一类型的gls和第二类型的gls暴露的部分。在此过程中，可以在邻近于第一类型的gls或第二类型的gls的每个横向沟槽中形成凹陷。
104.在一些实施例中，间隔体层350/450可以具有包括两个或更多个间隔体子层的层叠结构(未示出)，所述间隔体子层通过使用任何适当的沉积工艺(例如，原子层沉积(ald)工艺)形成。例如，间隔体层350/450可以包括第一间隔体子层(未示出)，该第一间隔体子层覆盖第一类型的gls和第二类型的gls的侧壁以及多个栅极结构的暴露表面。第一间隔体子层可以包括低温氧化物材料(例如，氧化硅)，该第一间隔体子层被配置为防止多个导电层2324在后续工艺中被氧化。间隔体层350/450还可以包括第二间隔体子层(未示出)以覆盖第一间隔体子层。第二间隔体子层可以包括高k值材料，例如氮化硅。这种层叠结构可以有效地增加间隔体层350/450的等效氧化物厚度(equivalent oxide thickness，eot)，从而改善间隔体层350/450的隔离性能。
105.在形成间隔体层350/450之后，导电壁340/440可以形成在第一类型的gls和第二类型gls的每一者中，并且可以用作多个nand串的阵列公共源极(acs)。在每个第一类型的gls结构中和在第二类型的gls结构的每个第一类型的gls部分中，第一类型的gls部分242中的导电壁340可以穿透交替导电/电介质堆叠层2320，并且与衬底710中的掺杂区域(未示出)接触，如图25a和25b所示。在第二类型的gls结构的每个第二类型的gls部分中，第二类型的gls部分244中的导电壁440在上交替导电/电介质堆叠层2430中垂直延伸，如图26a和26b所示。第二类型的gls部分244中的导电壁440可以沿wl方向与第一类型的gls部分242中的导电壁340接触。
106.在一些实施例中，用于形成导电壁340/440的制造工艺可以包括通过使用任何适当的沉积方法(例如，cvd、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、溅射、金属有机化学气相沉积(mocvd)和/或ald)来沉积任何适当的导电材料(例如，钨、铝、铜、多晶硅、硅化物和/或其组合等)，以填充第一类型的gls和第二类型的gls。可以执行随后的化学机械平坦化(cmp)工艺以平坦化所形成的3d的顶表面。
107.因此，公开了如图2、3a
‑
3b、4a
‑
4b和5a
‑
5f中所示的3d存储器件的各种实施例，以及如图6a中所示的制造方法。在所公开的3d存储器件中，各种段gls结构设计提供沿wl方向以交错方式布置的多个第一类型的gls部分与多个第二类型的gls部分。在第二类型的gls部分中，导电壁仅在膜堆叠层的上部部分中延伸。膜堆叠层的剩余的下部部分可以连接两个相邻的存储指，因此增加应力支撑并降低存储指崩塌的风险。此外，膜堆叠层的剩余的下部部分可以有效地用作加宽的gls外沟道间隔体，这可以降低gls外沟道合并的风险。因此，可以减小栅极线间距，从而减小管芯尺寸同时保持3d nand存储器件的相同存储容量。
108.本公开的一方面提供了一种三维(3d)存储器件，包括：在衬底上的交替导电/电介质堆叠层；在交替导电/电介质堆叠层中的多个沟道结构；在交替导电/电介质堆叠层中的多个栅极线缝隙(gls)结构，每个栅极线缝隙结构包括：穿透交替导电/电介质堆叠层的多个第一类型的gls部分，以及在交替导电/电介质堆叠层的上部部分中的多个第二类型的gls部分。
109.在一些实施例中，多个第一类型的gls部分和多个第二类型的gls部分在位线方向上布置在彼此紧邻的交错位置中。
110.在一些实施例中，3d存储器件还包括存储块，所述存储块包括至少三个存储指；其中两个gls结构位于存储块的边缘上。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的另一个第二类型的gls部分对准。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的第一类型的gls部分重叠。
111.在一些实施例中，3d存储器件还包括存储块，所述存储块包括至少三个存储指；其中中间的存储指由两个gls结构夹置。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的另一个第二类型的gls部分对准。在一些实施例中，两个gls结构中的一个gls结构的每个第二类型的gls部分在位线方向上与两个gls结构中的另一个gls结构的第一类型的gls部分重叠。
112.在一些实施例中，3d存储器件还包括存储块，所述存储块包括至少三个存储指；其中每个存储指由两个gls结构夹置。在一些实施例中，一个gls结构的每个第二类型的gls部分在位线方向上与相邻的第二类型的gls结构中的第一类型的gls部分重叠，并且在位线方向上与下一个gls结构中的另一个第二类型的gls部分对准。在一些实施例中，位于存储块的边缘上的一个gls结构的每个第二类型的gls部分在位线方向上与相邻的第二类型的gls结构中的第一类型的gls部分重叠，并且在位线方向上与位于存储块的的另一边缘上的另一个gls结构中的另一个第二类型的gls部分对准。
113.在一些实施例中，第二类型的gls部分沿字线方向的长度等于或小于存储指在位线方向上的一半宽度。
114.在一些实施例中，第二类型的gls部分中的导电壁沿wl方向与第一类型的gls部分
中的导电壁接触。
115.在一些实施例中，每个沟道结构包括：在沟道孔的侧壁上的功能层；在每个沟道孔中的电介质填充物结构；以及在功能层和电介质填充物之间的沟道层。
116.本公开的另一方面提供了一种用于形成三维(3d)存储器件的方法，包括：在衬底上形成下交替电介质堆叠层；在下交替电介质堆叠层上形成上交替电介质堆叠层，并且在上交替电介质堆叠层中形成多个牺牲结构；形成多个栅极线缝隙(gls)，每个栅极线缝隙包括：穿透上交替电介质堆叠层和下交替电介质堆叠层的多个第一类型的gls段，以及在上交替导电/电介质堆叠层中的多个第二类型的gls段；将上交替电介质堆叠层和下交替电介质堆叠层转换为交替导电/电介质堆叠层；以及在每个gls中形成gls结构。
117.在一些实施例中，形成多个gls包括在位线方向上、在彼此紧邻的交错位置中形成多个第一类型的gls部分和多个第一类型的gls部分。
118.在一些实施例中，在每个gls中形成gls结构包括：在多个第一类型的gls段中形成多个第一类型的gls部分，每个第一类型的gls部分穿透交替导电/电介质堆叠层，以及在多个第二类型的gls段中形成多个第二类型的gls部分，每个第二类型的gls部分在上交替导电/电介质堆叠层中延伸。
119.在一些实施例中，形成上交替电介质堆叠层和多个牺牲结构包括：在下交替电介质堆叠层上形成一个或多个电介质层对；在一个或多个电介质层对中形成多个凹陷；在每个凹陷中形成牺牲结构；以及形成一个或多个附加电介质层对以覆盖多个牺牲结构。
120.在一些实施例中，形成多个gls包括：在同一蚀刻工艺中形成多个第一类型的gls段和多个第二类型的gls段，其中电介质对的蚀刻比大于牺牲结构的蚀刻比。
121.在一些实施例中，所述方法还包括：在形成上交替电介质堆叠层之前，在下交替电介质堆叠层中形成多个牺牲下沟道填充物结构；以及在形成上交替电介质堆叠层之后，通过去除多个牺牲下沟道填充物结构和上交替电介质堆叠层的与多个牺牲下沟道填充物结构相对应的部分，形成穿透上交替电介质堆叠层和下交替电介质堆叠层的多个沟道结构。
122.以上对具体实施例的描述将充分揭示本公开的一般性质，以使得其他人能够通过应用本领域技术内的知识容易地针对各种应用修改和/或调整这些具体实施例，无需过度实验，并且不脱离本公开内容的一般概念。因此，基于本文呈现的教导和指导，这样的调整和修改旨在处于所公开的实施例的等同方案的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本教导和指导来解释。
123.上面已经借助于功能构件块描述了本公开的实施例，所述功能构件块示出了特定的功能及其关系的实施方式。为了描述的方便，在本文中已经任意定义了这些功能构件块的边界。只要适当地执行了特定的功能及其关系，就可以定义可替换的边界。
124.发明内容和摘要部分可以阐述如发明人设想的本公开的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开和所附权利要求。
125.本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同方案来限定。