半导体结构、制作方法及三维存储器与流程

1.本技术涉及半导体技术领域，具体涉及一种半导体结构、制作方法及三维存储器。


背景技术：

2.三维存储器(3d nand flash)因其存储密度大、编程速度快等优点，被广泛应用于电脑、固态硬盘及电子设备中。市场要求在不增加存储面积的情况下，不断地增加存储容量，为了满足这种要求，需要增加三维存储器的存储密度和减小尺寸。
3.相对于现有的逻辑芯片，三维存储器的外围电路包括多种工作电压的器件，例如高压器件(hv device)和低压器件(lv device)等，在三维存储器的阵列存储单元的堆叠层数不多的情况下，现有的外围电路可以满足高密度和高读写速度(input/output，i/o)的要求，然而，随着阵列存储单元的堆叠层数不断地增加以及阵列存储单元的尺寸不断地减小，为了与阵列存储单元相匹配，对外围电路的面积要求也越来越严格，如何缩小外围电路的面积成为三维存储技术发展越来越关注的问题。
4.因此，现有技术存在缺陷，有待改进与发展。
5.技术问题
6.本技术的目的在于提供一种半导体结构、制作方法及三维存储器，能有效地缩小外围电路的面积，与此同时，简化了工艺流程。
7.技术解决方案
8.为了解决上述问题，本技术提供了一种半导体结构的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；对第一器件区和第二器件区进行离子掺杂；在第一器件区和第二器件区中垂直于衬底的纵向上分别形成至少一个第一凹槽和第二凹槽；在第一器件区和第二器件区上分别形成第一介质层和第二介质层，第一介质层至少部分位于第一凹槽的内壁，第二介质层至少部分位于第二凹槽的内壁，第一介质层的厚度大于第二介质层的厚度；在第一介质层和第二介质层上分别形成第一栅极和第二栅极，并在第一栅极和第二栅极的两侧分别形成源极和漏极，第一栅极一部分位于第一凹槽中，另一部分位于第一凹槽的上方，第二栅极一部分位于第二凹槽中，另一部分位于第二凹槽的上方。
9.其中，衬底还包括第三器件区。
10.其中，第一器件区、第二器件区和第三器件区分别包括高压器件区、低压器件区和超低压器件区。
11.其中，在对第一器件区和第二器件区进行离子掺杂之后，还包括：
12.在第一器件区和第二器件区中垂直于衬底的纵向上分别形成多个隔离结构。
13.其中，通过热氧化反应在第一器件区和第二器件区上分别形成第一介质层和第二介质层。
14.为了解决上述问题，本技术实施例还提供了一种半导体结构，包括：衬底，衬底包括第一器件区和第二器件区；第一器件区设有多个第一晶体管，第一晶体管包括至少部分位于第一凹槽内的第一介质层，第一晶体管的第一栅极位于第一介质层上，第一栅极一部
分位于第一凹槽中，另一部分位于第一凹槽的上方；第二器件区设有多个第二晶体管，第二晶体管包括至少部分位于第二凹槽内的第二介质层，第二晶体管的第二栅极位于第二介质层上，第二栅极一部分位于第二凹槽中，另一部分位于第二凹槽的上方，且第一介质层的厚度比第二介质层的厚度大。
15.其中，半导体结构，还包括：
16.位于在衬底上的第三器件区；
17.第三器件区设有多个第三晶体管，第三晶体管包括至少部分位于第三凹槽内的第三介质层，第三晶体管的第三栅极位于第三介质层上，第三栅极一部分位于第三凹槽中，另一部分位于第三凹槽的上方，且第一介质层、第二介质层和第三介质层的厚度依序减小。
18.其中，多个第一晶体管、多个第二晶体管和多个第三晶体管之间设有多个隔离结构，隔离结构用于将多个第一晶体管、多个第二晶体管和多个第三晶体管分别隔开。
19.其中，第一凹槽、第二凹槽和/或第三凹槽的截面形状包括倒梯形或圆弧形。
20.为了解决上述问题，本技术实施例还提供了一种三维存储器，三维存储器包括阵列存储结构和外围电路，其中，如上述任一项半导体结构位于外围电路中。
21.有益效果
22.本技术提供了一种半导体结构、制作方法及三维存储器，半导体结构的制作方法，包括：提供衬底，衬底包括第一器件区和第二器件区；对第一器件区和第二器件区进行离子掺杂；在第一器件区和第二器件区中垂直于衬底的纵向上分别形成至少一个第一凹槽和第二凹槽；在第一器件区和第二器件区上分别形成第一介质层和第二介质层，第一介质层至少部分位于第一凹槽的内壁，第二介质层至少部分位于第二凹槽的内壁，第一介质层的厚度大于第二介质层的厚度；在第一介质层和第二介质层上分别形成第一栅极和第二栅极，并在第一栅极和第二栅极的两侧分别形成源极和漏极，第一栅极一部分位于第一凹槽中，另一部分位于第一凹槽的上方，第二栅极一部分位于第二凹槽中，另一部分位于第二凹槽的上方，通过形成一部分位于衬底中，另一部分位于衬底上的第一栅极和第二栅极，有效地缩小了外围电路的面积，与此同时，通过采用自对准工艺，简化了工艺流程，对半导体技术进一步发展提供可能。
附图说明
23.图1为本技术一个实施例的半导体结构制作方法流程图；
24.图2为本技术一个实施例中提供衬底的结构示意图；
25.图3为本技术一个实施例中形成第一有源区和第二有源区的结构示意图；
26.图4为本技术一个实施例中第一凹槽和第二凹槽的结构示意图；
27.图5为本技术一个实施例中形成第一介质层和第二介质层的结构示意图；
28.图6为本技术一个实施例中形成第一栅极和第二栅极的结构示意图；
29.图7为本技术一个实施例中形成半导体结构的结构示意图；
30.图8为本技术另一实施例中形成第一有源区、第二有源区和第三有源区的结构示意图；
31.图9为本技术另一实施例中第一凹槽、第二凹槽和第三凹槽的结构示意图；
32.图10为本技术另一实施例中形成第一介质层、第二介质层和第三介质层的结构示
意图；
33.图11为本技术另一实施例中形成第一栅极、第二栅极和第三栅极的结构示意图；
34.图12为本技术另一实施例中形成半导体结构的结构示意图；
35.图13为本技术另一实施例中形成包括多个晶体管的半导体结构的结构示意图；
36.图14为本技术一些实施例中存储系统的示意框图。
37.本技术的实施方式
38.下面结合附图和实施例，对本技术作进一步的详细描述。特别指出的是，以下实施例仅用于说明本技术，但不对本技术的范围进行限定。同样地，以下实施例仅为本技术的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
39.另外，本技术所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本技术，而非用以限制本技术。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
[0040]
为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图，对本技术进行进一步详细说明。
[0041]
如图1所示，本技术提供了一种半导体结构的制作方法，能有效地缩小外围电路的面积，具体流程对照图2至图7的结构图，可以包括如下：
[0042]
s101步骤：提供衬底210，衬底210包括第一器件区和第二器件区。
[0043]
具体地，结合图2
‑
7对本技术实施例的半导体结构的制作方法进行详细描述。
[0044]
图2显示s101步骤形成的结构，包括：衬底210，分别位于图2所示的b1区域和b2区域的第一器件区和第二器件区。衬底210作为形成半导体器件的基础，衬底210为半导体材料，可以是硅(si)、锗(ge)或硅锗(gesi)、碳化硅(sic)等，也可以是其它材料。
[0045]
s102步骤：对第一器件区和第二器件区进行离子掺杂。
[0046]
图3显示s102步骤形成的结构，包括：衬底210、第一有源区231和第二有源区232。
[0047]
具体地，对第一器件区和第二器件区进行离子掺杂，在第一器件区和第二器件区中分别形成第一有源区221和第二有源区222。有源区(active area，aa)是指，形成有源极、漏极以及导电沟槽所覆盖的区域。在s101步骤：提供衬底210之后，通过对衬底210进行一次或多次离子注入，形成阱区，随后，通过刻蚀工艺将衬底210隔成一个又一个的区域，而这些区域可以是第一有源区231或第二有源区232，即在衬底210上形成间隔设置的第一有源区231和第二有源区232。
[0048]
具体地，阱区可以是p阱或者n阱，根据离子注入的掺杂剂的材料不同而不同，比如，当离子注入的掺杂剂是p型材料时，在衬底210形成p阱(p
‑
well)，当离子注入的掺杂剂是n型材料时，在衬底210形成n阱(n
‑
well)。一般情况下，第一有源区231和第二有源区232都形成有p阱和n阱，以最终形成pmos器件和nmos器件。
[0049]
此外，需要说明的是，不同于现有技术的在不同的器件区形成不同厚度的栅氧化层的方案，本技术实施例在执行s102步骤：在衬底210上形成有间隔设置的第一有源区231和第二有源区232时，衬底210上并没有覆盖部分衬底210的栅氧化层，即在形成对应于第一
有源区231和第二有源区232的图案化的光刻胶层时，可以采用自对准(self align)工艺，也就是说，由于在形成第一有源区231和第二有源区232的图案化的光刻胶层时，在衬底210上并没有覆盖部分衬底210的栅氧化层，此时，并没有与栅氧化层进行对准的过程，简化了工艺流程，对半导体技术进一步发展提供可能。
[0050]
其中，在s102步骤之后，还包括：
[0051]
在第一器件区和第二器件区中垂直于衬底210的纵向上分别形成多个隔离结构220。
[0052]
其中，隔离结构220的材料包括氧化物。
[0053]
具体地，如图3所示，在第一器件区和第二器件区中以及第一器件区和第二器件区之间都存在多个隔离结构220，隔离结构220可以是浅沟槽隔离(sti，shallow trench isolation)可以对nmos区域和pmos区域起横向隔离的作用。一般情况下，浅沟槽隔离的材料是氧化物，比如二氧化硅(sio2)。
[0054]
s103步骤：在第一器件区和第二器件区中垂直于衬底210的纵向上分别形成至少一个第一凹槽241和第二凹槽242。
[0055]
图4显示s103步骤形成的结构，包括：衬底210、第一有源区231和第二有源区232、第一凹槽241和第二凹槽242。
[0056]
具体地，可以通过刻蚀工艺在第一器件区中的第一有源区231和第二器件区中的第二有源区232中垂直于衬底210的纵向上分别形成至少一个第一凹槽241和第二凹槽242。
[0057]
s104步骤：在第一器件区和第二器件区上分别形成第一介质层251和第二介质层252，第一介质层251至少部分位于第一凹槽241的内壁，第二介质层252至少部分位于第二凹槽242的内壁，第一介质层251的厚度大于第二介质层252的厚度。
[0058]
图5显示s104步骤形成的结构，包括：衬底210、第一有源区231和第二有源区232、第一凹槽241和位于第一凹槽241中的第一介质层251、第二凹槽242和位于第二凹槽242中的第二介质层252，第一介质层251和第二介质层252的高度都低于衬底210，且第一介质层251的厚度大于第二介质层252的厚度。
[0059]
其中，通过热氧化反应分别在第一器件区和第二器件区上分别形成第一介质层251和第二介质层252。
[0060]
具体地，第一介质层251和第二介质层252可以分别位于第一器件区的第一凹槽241和第二器件区的第二凹槽242中，第一介质层251和第二介质层252作为介电层，用于保持衬底210和栅极之间的绝缘性，由于第一有源区231的最大工作电压大于第二有源区232的最大工作电压，对应地，第一介质层251的厚度大于第二介质层252的厚度，以使第一介质层251和第二介质层252更好地实现介电层的作用。
[0061]
具体地，第一凹槽241和第二凹槽242都位于衬底210中，一般情况下，衬底210的材料是硅，硅的天然氧化物是二氧化硅，在较高温度下暴露在一个含有氧化剂的环境当中时，在所有与氧化剂有接触的硅表面都会逐渐形成一层薄薄的氧化物。通过热氧化反应(thermal oxidation)可以形成高质量的介电层，比如，作为栅氧化层的第一介质层251和第二介质层252。而且在工艺过程中，热生长氧化物可以用作注入、扩散和刻蚀的掩膜。
[0062]
具体地，热氧化反应是指，硅晶圆在高温(通常900
‑
1200℃)下处于一个气态氧化剂比如分子氧(o2)和/或水蒸气(h2o)的氛围中。当气态氧化剂为分子氧时，热氧化反应为
干氧法，而当气态氧化剂为水蒸气(时，热氧化反应为湿氧法。通过热氧化反应，在气体/固体界面会形成一层起始氧化层，氧化剂需要通过扩散穿过起始氧化层到达晶圆表面，形成氧化层，一旦到达晶圆表面，氧化剂需要再次穿过刚刚形成的氧化层，依次循环，最终形成第一介质层251和第二介质层252。可以通过控制热氧化反应的温度、速率常数(比如氧化剂的类型、晶圆表面的特性)和反应时长等，以形成厚度可控的第一介质层251和第二介质层252。
[0063]
此外，一般情况下，第一介质层251和第二介质层252并不是同时形成的，而是分开形成的，比如，首先通过光刻工艺在衬底210上形成对应于第一凹槽241的第一图案化的光刻胶层，由于第一图案化的光刻胶层的遮挡，仅在第一凹槽241中通过热氧化反应形成较厚的第一介质层251。随后，通过光刻工艺在衬底210上形成对应于第二凹槽242的第二图案化的光刻胶层，此时，第二图案化的光刻胶层在第一凹槽241和第二凹槽242对应的上方都形成有开口，由于第一介质层251较厚，在进行热氧化反应时氧化剂需要穿过刚刚形成的较厚的第一介质层251，在第一介质层251上形成氧化层难度会比在第一凹槽241上形成氧化层的难度大很多，且在较厚的第一介质层251上继续形成氧化层的厚度较已经形成的第一介质层251的厚度来说可以忽略，可以看作只在第二凹槽242中形成第二介质层252，以实现通过热氧化反应分别在第一凹槽241和第二凹槽242中形成第一介质层251和第二介质层252，第一介质层251和第二介质层252的高度都低于衬底210，且第一介质层251的厚度比第二介质层252的厚度大。
[0064]
s105步骤：在第一介质层251和第二介质层252上分别形成第一栅极261和第二栅极262，并在第一栅极261和第二栅极262的两侧分别形成源极和漏极，第一栅极261一部分位于第一凹槽241中，另一部分位于第一凹槽241的上方，第二栅极262一部分位于第二凹槽242中，另一部分位于第二凹槽242的上方。
[0065]
图6显示s105步骤中“在第一介质层251和第二介质层252上分别形成第一栅极261和第二栅极262”形成的结构，包括：衬底210、第一有源区231和第二有源区232、第一介质层251和位于第一介质层251上方的第一栅极261、第二介质层252和位于第二介质层252上方的第二栅极262，其中，第一栅极261和第二栅极262一部分位于衬底210中，另一部分位于衬底210的上方，且第一介质层251的厚度大于第二介质层252的厚度。
[0066]
具体地，在形成第一介质层251和第二介质层252之后，可以通过物理气相沉积(pvd)在第一凹槽241和第二凹槽242分别填充导电材料，以形成分别对应于第一凹槽241和第二凹槽242的第一栅极261和第二栅极262，第一栅极261和第二栅极262一部分分别位于第一凹槽241和第二凹槽242中，另一部分分别位于衬底210上方，即第一栅极261和第二栅极262的顶部高于衬底210的顶部。
[0067]
其中，导电材料包括多晶硅、钨或铝中的任一种。
[0068]
具体地，由于第一栅极261和第二栅极262用于控制半导体器件是否导通，第一栅极261和第二栅极262多选用导电材料，比如多晶硅(poly)、钨(w)或铝(al)等，只要是导电材料即可，具体不作限制。
[0069]
其中，第一凹槽241和第二凹槽242的截面形状包括倒梯形或圆弧形。
[0070]
随着半导体器件的高度集成，器件的尺寸缩小。由于器件的尺寸变得较小，因此栅极沟道长度亦减少，以致于读写速度(input/output，i/o)因短沟道效应和热载流子效应等
所造成的漏电流而变得较慢。为了改善这种现象，本技术实施例采用凹栅结构(recess gate)，如图6所示，在衬底210上形成第一凹槽241和第二凹槽242，且第一凹槽241和第二凹槽242的截面形状是倒梯形，随后在第一凹槽241和第二凹槽242中依次形成介电层和栅极层，以形成一部分位于衬底210内，一部分位于衬底210上方的凹栅结构，通过凹栅结构增大了栅极与有源区的有效接触面积，从而增加栅极沟道长度，改善了半导体器件读写速度慢的问题，从而使得半导体器件的面积可以做到更小。
[0071]
此外，需要说明的是，第一凹槽241和第二凹槽242的截面形状可以是倒梯形或圆弧形，也可以是其它形状，比如矩形或者球型等，只要能增大第一凹槽241或第二凹槽242与有源区的有效接触面积，增加栅极的沟道长度即可，具体不作限制。
[0072]
图7显示s105步骤中“并在第一栅极261和第二栅极262的两侧分别形成源极和漏极”形成的结构，包括：衬底210、间隔设置的第一有源区231和第二有源区232、第一介质层251和位于第一介质层251上方的对应于第一栅极261的第一晶体管、第二介质层252和位于第二介质层252上方的对应于第二栅极262的第二晶体管，其中，第一栅极261和第二栅极262一部分位于衬底210中，另一部分位于衬底210的上方。
[0073]
由上文可知，在工艺过程中，热生长氧化物可以用作离子注入、扩散和刻蚀的掩膜。比如，在形成作为栅氧化层的第一介质层251和第二介质层252之后，在第一介质层251和第二介质层252上分别形成第一栅极261和第二栅极262，由于第一栅极261和第二栅极262很厚且第一栅极261和第二栅极262的顶部高于衬底210的顶部，可以利用第一栅极261和第二栅极262作为形成源极和漏极的掩膜层，以阻止离子注入到第一栅极261和第二栅极262的下方对应的区域(第一栅极261和第二栅极262的厚度足够厚，使得离子注入的原子无法到达第一介质层251和第二介质层252)，仅在第一栅极261和第二栅极262的两侧形成源极和漏极(而离子注入的原子可以轻易地穿过源极和漏极上方对应的栅氧化层，以形成源极和漏极)，即根据第一栅极261和第二栅极262，在源极、漏极和第一栅极261和第二栅极262之间形成了自对准。
[0074]
具体地，晶体管可以分为pmos晶体管和nmos晶体管，其中，pmos晶体管又称之为p型金属氧化物半导体(p
‑
metal
‑
oxide
‑
semiconducto)，而nmos晶体管又称之为n型金属氧化物半导体(n
‑
metal
‑
oxide
‑
semiconductor)。晶体管包括栅极以及位于栅极两侧的源极和漏极，通过在栅极施加驱动电压，以控制源极到漏极是否导通，从而实现控制半导体器件中电路是否导通。
[0075]
随着半导体器件的发展，需要提供更多不同的最大工作电压的器件，对应地，三维存储器的外围电路中还形成有第三器件区，其中，可以在第二器件区远离第一器件区的一侧还形成有第三器件区。
[0076]
其中，第一器件区、第二器件区和第三器件区分别包括高压器件区、低压器件区和超低压器件区。
[0077]
具体地，第一器件区和第二器件区分别对应不同的最大工作电压，比如，第一器件区为高压(hv)器件区，第二器件区为低压(lv)器件区。不同于逻辑芯片，由于三维存储器需要满足读、写和擦除的操作，而不同的操作需要不同的工作电压，导致三维存储器的外围电路中需要多个提供不同最大工作电压的器件，对应地，三维存储器的外围电路中需要形成有高压器件区和低压器件区。然而，随着半导体器件的发展，需要提供更多不同的最大工作
电压的器件，对应地，三维存储器的外围电路中还需要形成有超低压(llv)器件区。
[0078]
如图8所示，分别位于图8所示的b1区域、b2区域和b3区域的第一器件区、第二器件区和第三器件区，其中，第一器件区、第二器件区和第三器件区分别为高压器件区、低压器件区和超低压器件区。
[0079]
不同于图3显示s102步骤形成的结构，包括：衬底210以及对第一器件区和第二器件区进行离子掺杂分别形成的第一有源区231和第二有源区232，如图8所示，为本技术另一实施例中执行s102步骤形成的结构，包括：衬底210以及对第一器件区、第二器件区和第三器件区进行离子掺杂分别形成的第一有源区331、第二有源区332和第三有源区333，当在衬底310上形成有第一器件区、第二器件区和第三器件区时，后续的s103步骤至s106步骤需要根据第三器件区作对应调整。
[0080]
其中，在第一器件区、第二器件区和第三器件区中垂直于衬底310的纵向上还可以分别形成多个隔离结构320。
[0081]
随后，根据第三器件区调整上文所述的s103步骤，如图9所示的，在第一器件区、第二器件区和第三器件区中垂直于衬底310的纵向上分别形成至少一个第一凹槽341、第二凹槽342和第三凹槽343。
[0082]
紧接着，根据第三器件区调整上文所述的s104步骤，如图10所示，在第一凹槽341、第二凹槽342和第三凹槽343中分别形成第一介质层351、第二介质层352和第三介质层353，其中，第一介质层351的厚度小于第一凹槽341的深度，第二介质层352的厚度小于第二凹槽342的深度，且第一介质层351的厚度大于第二介质层352的厚度。
[0083]
然后，根据第三器件区调整上文所述的s105步骤中“在第一介质层251和第二介质层252上分别形成第一栅极261和第二栅极262”，如图11所示，在第一凹槽341、第二凹槽342和第三凹槽343中分别填充导电材料，以形成分别对应于第一凹槽341、第二凹槽342和第三凹槽343的第一栅极361、第二栅极362和第三栅极363，且第一栅极361、第二栅极362和第三栅极363的顶部高于衬底310的顶部。
[0084]
最后，根据第三器件区调整上文所述的s105步骤中“并在第一栅极261和第二栅极262的两侧分别形成源极和漏极”，如图12所示，在第一栅极361、第二栅极362和第三栅极363的两侧分别形成源极和漏极，以形成分别对应于第一栅极361、第二栅极362和第三栅极363的第一晶体管、第二晶体管和第三晶体管。
[0085]
此外，需要说明的是，步骤s102至步骤s105的具体工艺流程上文已经详细讲述了，此时，形成图8至图12的结构示意图的工艺流程与步骤s102至步骤s105的具体工艺流程基本一致，只是根据第三器件区作对应调整，此处不再具体赘述。
[0086]
另外，除了高压器件区、低压器件区和超低压器件区之外，外围电路中还可以形成有不同于高压器件区、低压器件区和超低压器件区的一个或多个器件区，具体不作限制。
[0087]
基于上述实施例描述的半导体结构的制作方法，本技术实施例还提供了一种半导体结构，包括：衬底210，衬底210包括第一器件区和第二器件区；第一器件区设有多个第一晶体管，第一晶体管包括至少部分位于第一凹槽241内的第一介质层251，第一晶体管的第一栅极261位于第一介质层251上，第一栅极261一部分位于第一凹槽241中，另一部分位于第一凹槽241的上方；第二器件区设有多个第二晶体管，第二晶体管包括至少部分位于第二凹槽242内的第二介质层252，第二晶体管的第二栅极262位于第二介质层252上，第二栅极
262一部分位于第二凹槽242中，另一部分位于第二凹槽242的上方，且第一介质层251的厚度比第二介质层252的厚度大。
[0088]
如图7所示，为本技术一个实施例中形成的半导体结构的结构示意图，包括：衬底210、第一有源区231和第二有源区232、第一介质层251和位于第一介质层251上方的对应于第一栅极261的第一晶体管、第二介质层252和位于第二介质层252上方的对应于第二栅极262的第二晶体管，其中，第一栅极261和第二栅极262一部分位于衬底210中，另一部分位于衬底210的上方，且第一介质层251的厚度大于第二介质层252的厚度。
[0089]
具体地，如图7所示，为执行s101步骤至s105步骤形成的半导体结构的结构示意图，通过采用凹栅结构(recess gate)，在衬底210上形成第一凹槽241和第二凹槽242，随后，在第一凹槽241中依次形成第一介质层251和第一栅极261，在第二凹槽242中依次形成第二介质层252和第二栅极262，最后，在第一栅极261和第二栅极262的两侧分别形成源极和漏极，以形成分别对应于第一栅极261和第二栅极262的第一晶体管和第二晶体管。通过形成一部分位于衬底210内，一部分位于衬底210上方的第一栅极261和第二栅极262，利用凹栅结构增大了栅极与有源区的有效接触面积，增加了栅极的沟道长度，改善了半导体器件读写速度慢的问题，从而使得半导体器件的面积可以做到更小。与此同时，通过采用自对准工艺，简化了工艺流程。通过凹栅结构工艺和自对准工艺相结合(integration)，能有效地缩小外围电路的面积，简化了工艺流程，对半导体技术进一步发展提供可能。
[0090]
此外，如图7所示，还可以在第一器件区和第二器件区中垂直于衬底210的纵向上分别形成多个隔离结构220，在第一器件区和第二器件区中以及第一器件区和第二器件区之间都存在多个隔离结构220，隔离结构220可以是浅沟槽隔离(sti，shallow trench isolation)可以对nmos区域和pmos区域起横向隔离的作用。一般情况下，浅沟槽隔离的材料是氧化物，比如二氧化硅。
[0091]
其中，半导体结构，还包括：
[0092]
位于在衬底310上的第三器件区；
[0093]
第三器件区设有多个第三晶体管，第三晶体管包括至少部分位于第三凹槽343内的第三介质层353，第三晶体管的第三栅极363位于第三介质层353上，第三栅极363一部分位于第三凹槽343中，另一部分位于第三凹槽343的上方，且第一介质层351、第二介质层352和第三介质层353的厚度依序减小。
[0094]
不同于图7所示的方案，如图12所示，为本技术另一实施例中形成的半导体结构的结构示意图，包括：衬底310、第一有源区331、第一有源区332和第三有源区333、第一介质层351和位于第一介质层351上方的对应于第一栅极361的第一晶体管、第二介质层352和位于第二介质层352上方的对应于第二栅极362的第二晶体管、第三介质层353和位于第三介质层353上方的对应于第三栅极363的第三晶体管，其中，第一栅极361、第二栅极362和第三栅极363一部分位于衬底310中，另一部分位于衬底310的上方，且第一介质层351、第二介质层352和第三介质层353的厚度依次减小。
[0095]
具体地，如图8所示，当在衬底310上形成有第一有源区331、第一有源区332和第三有源区333时，后续的s102步骤至s105步骤需要根据第三有源区333作对应调整，最终形成如图12所示的半导体结构的结构示意图，由于上文已经详细讲述，在此不再赘述。通过采用凹栅结构(recess gate)，在衬底310上形成第一凹槽341、第二凹槽342和第三凹槽343，随
后，在第一凹槽341中依次形成第一介质层351和第一栅极361，在第二凹槽342中依次形成第二介质层352和第二栅极362，在第三凹槽343中依次形成第三介质层353和第三栅极363，最后，在第一栅极361、第二栅极362和第三栅极363的两侧分别形成源极和漏极，以形成分别对应于第一栅极361、第二栅极362和第三栅极363的第一晶体管、第二晶体管和第三晶体管。通过形成一部分位于衬底310内，一部分位于衬底310上方的第一栅极361、第二栅极362和第三栅极363，利用凹栅结构增大了栅极与有源区的有效接触面积，增加了栅极的沟道长度，改善了半导体器件读写速度慢的问题，从而使得半导体器件的面积可以进一步地做到更小。与此同时，通过采用自对准工艺，简化了工艺流程。通过凹栅结构工艺和自对准工艺相结合，能有效地缩小外围电路的面积，简化了工艺流程，对半导体技术进一步发展提供可能。
[0096]
其中，多个第一晶体管、多个第二晶体管和多个第三晶体管之间设有多个隔离结构320，隔离结构320用于将多个第一晶体管、多个第二晶体管和多个第三晶体管分别隔开。
[0097]
具体地，如图12所示，还可以在第一器件区、第二器件区和第三器件区中垂直于衬底310的纵向上分别形成多个隔离结构320，在第一器件区、第二器件区和第三器件区中以及第一器件区、第二器件区和第三器件区之间都存在多个隔离结构320，隔离结构320可以是浅沟槽隔离(sti，shallow trench isolation)可以对nmos区域和pmos区域起横向隔离的作用。一般情况下，浅沟槽隔离的材料是氧化物，比如二氧化硅。
[0098]
具体地，如图13所示，为第一器件区、第二器件区和第三器件区分别形成有多个第一晶体管、多个第二晶体管和多个第三晶体管的半导体器件的结构示意图，如图13可知，在第一器件区形成有多个第一晶体管，在多个第一晶体管之间形成有隔离结构320，隔离结构320用于将多个第一晶体管隔开；在第二器件区形成有多个第二晶体管，在第二晶体管之间形成有隔离结构320，隔离结构320用于将多个第一晶体管隔开；在第三器件区形成有多个第一晶体管，在多个第三晶体管之间形成有隔离结构320，隔离结构320用于将多个第三晶体管隔开。此外，在第一器件区、第二器件区和第三器件区之间也形成有隔离结构320，用于将分别位于不同器件区的晶体管隔开。
[0099]
具体地，第一器件区、第一器件区和第三器件区可以分别是高压器件区、低压器件区和超低压器件区，上文已经详细讲述了，在此不再赘述。
[0100]
另外，除了高压器件区、低压器件区和超低压器件区之外，外围电路中还可以形成有不同于高压器件区、低压器件区和超低压器件区的一个或多个器件区，具体不作限制。当衬底上形成有除了高压器件区、低压器件区和超低压器件区的一个或多个器件区时，后续的s102步骤至s105步骤需要根据一个或多个器件区作对应调整，原理与上文讲述的形成有第三器件区的情况类似，在此不再赘述。
[0101]
基于上述实施例描述的半导体结构，本技术实施例还提供了一种三维存储器(图中未示出)，三维存储器包括阵列存储结构和外围电路，其中，上述任一项半导体结构位于外围电路中。
[0102]
具体地，三维存储器(3d nand flash)包括阵列存储结构(array)和外围电路(periphery)，上述任一项半导体结构位于外围电路中，其中，阵列存储结构用于存储信息，而外围电路可以位于阵列存储结构的上方或者下方，也可以位于阵列存储结构的四周，外围电路用于控制对应的阵列存储结构。另外，该半导体结构还可以应用于其它的微电子器
件中，比如，非易失闪存(nor flash)等，具体不作限制。
[0103]
基于上述实施例描述的半导体结构，本技术实施例还提供了一种存储系统，控制器耦合至三维存储器并用于控制三维存储器存储数据，三维存储器包括上述任一项的半导体结构。
[0104]
具体地，如图14所示，存储系统400包括控制器410和一个或多个三维存储器420，其中，三维存储器420包括一个或多个阵列存储结构421和外围电路422。存储系统400可通过控制器410与主机500通信，其中，控制器410可经由一个或多个三维存储器420中的通道连接到一个或多个三维存储器420。每个三维存储器420可以由控制器410经由三维存储器420中的通道来管理。
[0105]
区别于现有技术，本实施例中的半导体结构、制作方法及三维存储器，半导体结构的制作方法包括：提供衬底，衬底包括第一器件区和第二器件区；对第一器件区和第二器件区进行离子掺杂；在第一器件区和第二器件区中垂直于衬底的纵向上分别形成至少一个第一凹槽和第二凹槽；在第一器件区和第二器件区上分别形成第一介质层和第二介质层，第一介质层至少部分位于第一凹槽的内壁，第二介质层至少部分位于第二凹槽的内壁，第一介质层的厚度大于第二介质层的厚度；在第一介质层和第二介质层上分别形成第一栅极和第二栅极，并在第一栅极和第二栅极的两侧分别形成源极和漏极，第一栅极一部分位于第一凹槽中，另一部分位于第一凹槽的上方，第二栅极一部分位于第二凹槽中，另一部分位于第二凹槽的上方，通过形成一部分位于衬底中，另一部分位于衬底上的第一栅极和第二栅极，有效地缩小了外围电路的面积，与此同时，通过采用自对准工艺，简化了工艺流程，对半导体技术进一步发展提供可能。
[0106]
以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本技术的保护范围之内。