半导体器件的制作方法及半导体器件与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件的制作方法及半导体器件。


背景技术：

2.在半导体器件中，为了缩小半导体器件的面积，可以对外围结构(cmos)中的晶体管进行改进，该晶体管的常规制作工艺为先在有源区的周侧形成浅槽隔离结构，对浅槽隔离结构进行部分刻蚀，然后在有源区上形成栅极，且栅极沿有源区的侧壁延伸至浅槽隔离结构。
3.但是，外围结构中包括不同类型的晶体管，不同类型的晶体管的结深不同，而上述制作工艺只能得到相同结深的晶体管，导致半导体器件面积的进一步缩小具有局限性。
4.技术问题
5.本发明提供一种半导体器件的制作方法及半导体器件，能够获取不同结深的晶体管，且缩小半导体器件的面积。
6.技术解决方案
7.本发明提供一种半导体器件的制作方法，包括：
8.在衬底中形成第一浅槽隔离沟槽和第二浅槽隔离沟槽，所述衬底包括间隔设置的第一有源区和第二有源区，所述第一浅槽隔离沟槽位于所述第一有源区的周侧，所述第二浅槽隔离沟槽位于所述第二有源区的周侧，所述第一有源区包括间隔设置的第一源极区和第一漏极区，所述第二有源区包括间隔设置的第二源极区和第二漏极区；
9.在所述第一浅槽隔离沟槽中形成第一底部隔离层，并在所述第二浅槽隔离沟槽中形成第二底部隔离层，所述第二底部隔离层的厚度小于所述第一底部隔离层的厚度；
10.形成第一栅极结构和第二栅极结构，所述第一栅极结构位于所述第一源极区和所述第一漏极区之间的第一有源区上，且沿所述第一有源区的相对两侧壁延伸至所述第一底部隔离层上，所述第二栅极结构位于所述第二源极区和所述第二漏极区之间的第二有源区上，且沿所述第二有源区的相对两侧壁延伸至所述第二底部隔离层上。
11.进一步优选地，所述第二浅槽隔离沟槽的开口尺寸大于所述第一浅槽隔离沟槽的开口尺寸；
12.所述在所述第一浅槽隔离沟槽中形成第一底部隔离层，并在所述第二浅槽隔离沟槽中形成第二底部隔离层的步骤，包括：
13.分别在所述第一浅槽隔离沟槽的底部和所述第二浅槽隔离沟槽的底部旋涂隔离材料，使所述第一浅槽隔离沟槽中的隔离材料构成所述第一底部隔离层，所述第二浅槽隔离沟槽中的隔离材料构成所述第二底部隔离层。
14.进一步优选地，所述在所述第一浅槽隔离沟槽中形成第一底部隔离层，并在所述第二浅槽隔离沟槽中形成第二底部隔离层的步骤，包括：
15.在所述第一浅槽隔离沟槽中填充第一介质层；
16.在所述第二浅槽隔离沟槽中填充第二介质层；
17.分别对所述第一介质层和所述第二介质层进行刻蚀，使所述第二介质层的刻蚀深度大于所述第一介质层的刻蚀深度，刻蚀后的第一介质层构成所述第一底部隔离层，刻蚀后的第二介质层构成所述第二底部隔离层。
18.进一步优选地，所述第一介质层的刻蚀速率小于所述第二介质层的刻蚀速率。
19.进一步优选地，所述在所述第一浅槽隔离沟槽中填充第一介质层的步骤，包括：
20.在所述衬底上形成第一掩膜层，所述第一掩膜层中具有与所述第一浅槽隔离沟槽位置相对应的第一镂空结构；
21.通过所述第一镂空结构，在所述第一浅槽隔离沟槽中填充所述第一介质层；
22.去除所述第一掩膜层。
23.进一步优选地，所述在所述第二浅槽隔离沟槽中填充第二介质层的步骤，包括：
24.在所述衬底和所述第一介质层上形成第二掩膜层，所述第二掩膜层中具有与所述第二浅槽隔离沟槽位置相对应的第二镂空结构；
25.通过所述第二镂空结构，在所述第二浅槽隔离沟槽中填充所述第二介质层；
26.去除所述第二掩膜层。
27.进一步优选地，所述形成第一栅极结构和第二栅极结构的步骤，包括：
28.在所述第一浅槽隔离沟槽的内表面、所述第二浅槽隔离沟槽的内表面和所述衬底上形成栅极绝缘层；
29.在所述栅极绝缘层上形成栅极层；
30.对所述栅极绝缘层和所述栅极层进行刻蚀，使刻蚀后的栅极绝缘层和栅极层形成所述第一栅极结构和所述第二栅极结构。
31.进一步优选地，在所述形成第一栅极结构和第二栅极结构的步骤之后，还包括：
32.在所述第一浅槽隔离沟槽和所述第二浅槽隔离沟槽中填充绝缘层，使所述第一浅槽隔离沟槽中的绝缘层与所述第一底部隔离层构成第一浅槽隔离结构，所述第二浅槽隔离沟槽中的绝缘层与所述第二底部隔离层构成第二浅槽隔离结构。
33.进一步优选地，所述第一有源区为低压有源区，所述第二有源区为高压有源区。
34.本发明还提供一种半导体器件，包括：
35.衬底，所述衬底包括间隔设置的第一有源区和第二有源区，所述第一有源区包括间隔设置的第一源极区和第一漏极区，所述第二有源区包括间隔设置的第二源极区和第二漏极区；
36.位于所述第一有源区周侧的第一底部隔离层，以及位于所述第二有源区周侧的第二底部隔离层，所述第二底部隔离层的厚度小于所述第一底部隔离层的厚度；
37.第一栅极结构和第二栅极结构，所述第一栅极结构位于所述第一源极区和所述第一漏极区之间的第一有源区上，且沿所述第一有源区的相对两侧壁延伸至所述第一底部隔离层上，所述第二栅极结构位于所述第二源极区和所述第二漏极区之间的第二有源区上，且沿所述第二有源区的相对两侧壁延伸至所述第二底部隔离层上。
38.进一步优选地，所述第二底部隔离层的横截面积大于所述第一底部隔离层的横截面积。
39.进一步优选地，所述第一底部隔离层的刻蚀速率小于所述第二底部隔离层的刻蚀
速率。
40.进一步优选地，所述第一栅极结构和所述第二栅极结构均包括位于所述有源区上的栅极绝缘层，以及位于所述栅极绝缘层上的栅极层。
41.进一步优选地，所述半导体器件还包括：
42.位于所述第一底部隔离层和所述第二底部隔离层上的绝缘层，所述第一底部隔离层与其对应的绝缘层构成第一浅槽隔离结构，所述第二底部隔离层与其对应的绝缘层构成第二浅槽隔离结构。
43.进一步优选地，所述第一有源区为低压有源区，所述第二有源区为高压有源区。
44.有益效果
45.本发明的有益效果为：先在衬底中形成第一浅槽隔离沟槽和第二浅槽隔离沟槽，在第一浅槽隔离沟槽中形成第一底部隔离层，在第二浅槽隔离沟槽中形成第二底部隔离层，且第二底部隔离层的高度小于第一底部隔离层的高度，然后形成第一栅极结构和第二栅极结构，使第一栅极结构位于第一有源区上，且沿第一有源区的相对两侧壁延伸至第一底部隔离层上，第二栅极结构位于第二有源区上，且沿第二有源区的相对两侧壁延伸至第二底部隔离层上，第一栅极结构和第二栅极结构在其对应有源区的侧壁上延伸的长度不同，以得到不同结深的晶体管，且缩小半导体器件的面积。
附图说明
46.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
47.图1为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
48.图2a至图2o为本发明实施例提供的半导体器件的制作方法的结构示意图；
49.图3是本发明实施例提供的半导体器件的结构示意图；
50.图4是本发明实施例提供的半导体器件中第一晶体管的结构示意图；
51.图5是本发明实施例提供的半导体器件中第二晶体管的结构示意图。
52.本发明的实施方式
53.这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
54.在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
55.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
56.这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
57.参见图1，是本发明实施例提供的半导体器件的制作方法的流程示意图。
58.如图1所示，本实施例提供一种半导体器件的制作方法，所述方法包括步骤101至步骤103，具体如下：
59.步骤101、在衬底中形成第一浅槽隔离沟槽和第二浅槽隔离沟槽，所述衬底包括间隔设置的第一有源区和第二有源区，所述第一浅槽隔离沟槽位于所述第一有源区的周侧，所述第二浅槽隔离沟槽位于所述第二有源区的周侧，所述第一有源区包括间隔设置的第一源极区和第一漏极区，所述第二有源区包括间隔设置的第二源极区和第二漏极区。
60.本发明实施例中，先提供衬底，衬底可以是硅衬底、锗衬底，也可以是包括其他元素的半导体衬底。衬底中可以掺入微量的三价元素，如硼、铟、镓、铝等，构成p型半导体衬底；衬底中也可以掺入微量的五价元素，如磷、锑、砷等，构成n型半导体衬底。衬底中还可以形成有源区，有源区靠近衬底的上表面。通过离子注入(implantation，imp)，向有源区中注入p型掺杂或n型掺杂，可以在衬底中形成p型有源区或n型有源区。
61.然后，通过离子注入，可以对衬底的有源区中的特定区域进行掺杂，以在衬底的有源区中形成源极区和漏极区，源极区和漏极区靠近衬底的上表面，且源极区和漏极区间隔设置。源极区和漏极区通过注入p型掺杂或n型掺杂，可以形成p型掺杂区或n型掺杂区。源极区和漏极区的掺杂类型相同。若所需形成的半导体器件为n型晶体管，则源极区和漏极区中注入n型掺杂；若所需形成的半导体器件为p型晶体管，则源极区和漏极区中注入p型掺杂。
62.通过离子注入，还可以对衬底的有源区中的特定区域进行掺杂，以在衬底的有源区中形成第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区靠近衬底的上表面。第一掺杂区和第二掺杂区间隔设置，且第一掺杂区位于源极区背离漏极区的一侧，第二掺杂区位于漏极区背离源极区的一侧。第一掺杂区与第二掺杂区通过注入p型掺杂或n型掺杂，可以形成p型掺杂区或n型掺杂区。第一掺杂区与第二掺杂区的掺杂类型相同。第一掺杂区和第二掺杂区用于将有源区引出，使外部施加偏置电压到有源区，以给晶体管提供不同的基底偏置电压。
63.如图2a所示，衬底1中可以包括多个间隔设置的有源区，每个有源区可以对应形成一个晶体管。例如，衬底1中包括间隔设置的第一有源区2和第二有源区3，第一有源区2可以为低压有源区，第二有源区3可以为高压有源区。其中，低压有源区是指该有源区所对应的晶体管的工作电压较小，高压有源区是指该有源区所对应的晶体管的工作电压较大。第一有源区2包括间隔设置的第一源极区21和第一漏极区22，第二有源区3包括间隔设置的第二
源极区31和第二漏极区32。
64.在衬底1的第一有源区2的周侧形成第一浅槽隔离沟槽4，并在衬底1的第二有源区3的周侧形成第二浅槽隔离沟槽5，即第一浅槽隔离沟槽4环绕第一有源区设置，第二浅槽隔离沟槽5环绕第二有源区3设置。如图2b所示，图2b为图2a中虚线a处的截面示意图。第一浅槽隔离沟槽4和第二浅槽隔离沟槽5的深度相同，但第二浅槽隔离沟槽5的开口尺寸大于第一浅槽隔离沟槽4的开口尺寸，即第二浅槽隔离沟槽5的横截面积大于第一浅槽隔离沟槽4的横截面积。
65.步骤102、在所述第一浅槽隔离沟槽中形成第一底部隔离层，并在所述第二浅槽隔离沟槽中形成第二底部隔离层，所述第二底部隔离层的厚度小于所述第一底部隔离层的厚度。
66.本发明实施例中，第一浅槽隔离沟槽和第二浅槽隔离沟槽的深度相同，第一底部隔离层的厚度小于第一浅槽隔离沟槽的深度，第二底部隔离层的厚度小于第二浅槽隔离沟槽的深度，且第二底部隔离层的厚度小于第一底部隔离层的厚度，以保证后续能够形成不同结深的晶体管。
67.在一个实施方式中，步骤102中的所述在所述第一浅槽隔离沟槽中形成第一底部隔离层，并在所述第二浅槽隔离沟槽中形成第二底部隔离层，包括：
68.在所述第一浅槽隔离沟槽中填充第一介质层；
69.在所述第二浅槽隔离沟槽中填充第二介质层；
70.分别对所述第一介质层和所述第二介质层进行刻蚀，使所述第二介质层的刻蚀深度大于所述第一介质层的刻蚀深度，刻蚀后的第一介质层构成所述第一底部隔离层，刻蚀后的第二介质层构成所述第二底部隔离层。
71.通过不同的工艺在第一浅槽隔离沟槽和第二浅槽隔离沟槽中填充不同质量的介质层，质量不同的介质层的刻蚀速度不同，以便在同时对第一浅槽隔离沟槽和第二浅槽隔离沟槽中的介质层进行刻蚀时，能够得到不同刻蚀深度的介质层。例如，第一浅槽隔离沟槽中填充质量好刻蚀速度慢的第一介质层，第二浅槽隔离沟槽中填充质量差刻蚀速度快的第二介质层，同时对第一介质层和第二介质层进行刻蚀时，第一介质层刻蚀速度慢，刻蚀深度小，第二介质层刻蚀速度快，刻蚀深度大，即刻蚀后，剩余的第二介质层的厚度小于剩余的第一介质层的厚度。而剩余的第一介质层构成第一底部隔离层，剩余的第二介质层构成第二底部隔离层，使得第二底部隔离层的厚度小于第一底部隔离层的厚度。其中，第一介质层和第二介质层的材料可以相同，例如均为氧化层等。
72.具体地，所述在所述第一浅槽隔离沟槽中填充第一介质层的步骤，包括：
73.在所述衬底上形成第一掩膜层，所述第一掩膜层中具有与所述第一浅槽隔离沟槽位置相对应的第一镂空结构；
74.通过所述第一镂空结构，在所述第一浅槽隔离沟槽中填充所述第一介质层；
75.去除所述第一掩膜层。
76.所述在所述第二浅槽隔离沟槽中填充第二介质层的步骤，包括：
77.在所述衬底和所述第一介质层上形成第二掩膜层，所述第二掩膜层中具有与所述第二浅槽隔离沟槽位置相对应的第二镂空结构；
78.通过所述第二镂空结构，在所述第二浅槽隔离沟槽中填充所述第二介质层；
79.去除所述第二掩膜层。
80.如图2c所示，先在衬底1上形成第一掩膜层61，且第一掩膜层61填充于第一浅槽隔离沟槽4和第二浅槽隔离沟槽5中，第一掩膜层61可以为光刻胶。如图2d所示，通过第一掩膜版(mask，图中未示出)在第一掩膜层61中形成第一镂空结构611。具体地，第一掩膜版根据实际需求设计有第一图案，通过第一掩膜版中的第一图案在第一掩膜层61中形成第一镂空结构611，使第一镂空结构611与第一浅槽隔离沟槽4的位置相对应，即第一镂空结构611裸露出第一浅槽隔离沟槽4。然后，如图2e所示，可以采用hdp(高密度等离子体)工艺在第一浅槽隔离沟槽4中填充第一介质层42。
81.在填充第一介质层42后，如图2f所示，去除第一掩膜层61。在衬底1和第一介质层42上形成第二掩膜层62，第二掩膜层62填充于第二浅槽隔离沟槽5中，第二掩膜层62可以为光刻胶。如图2g所示，通过第二掩膜版(图中未示出)在第二掩膜层62中形成第二镂空结构621。具体地，第二掩膜版根据实际需求设计有第二图案，通过第二掩膜版中的第二图案在第二掩膜层62中形成第二镂空结构621，使第二镂空结构621与第二浅槽隔离沟槽5的位置相对应，即第二镂空结构621裸露出第二浅槽隔离沟槽5。然后，如图2h所示，可以采用teos(正硅酸乙酯)工艺在第二浅槽隔离沟槽5中填充第二介质层52。其中，第一介质层42采用hdp工艺填充，第二介质层52采用teos工艺填充，即填充工艺不同，使得填充后的第一介质层42的刻蚀速度小于第二介质层52的刻蚀速度。其中，第一介质层42和第二介质层52的材料可以相同，例如均为氧化硅等。
82.然后，如图2i所示，去除第二掩膜层62。对第一介质层42和第二介质层52同时进行刻蚀，由于第一介质层42的刻蚀速度慢，第二介质层52的刻蚀速度快，使得刻蚀后的第二介质层52的厚度小于刻蚀后的第一介质层42的厚度，即第二底部隔离层51的厚度小于第一底部隔离层41的厚度。在一些实施方式中，在填充第二介质层52后，也可以不去除第二掩膜层62，直接对第二掩膜层62和第二介质层52进行同时刻蚀，第二掩膜层62刻蚀完后继续对第一介质层42进行刻蚀。由于第一介质层42上具有第二掩膜层62，蚀刻时需要先刻蚀第二掩膜层62再刻蚀第一介质层42，因此刻蚀后的第二介质层52的厚度小于刻蚀后的第一介质层42的厚度，即第二底部隔离层51的厚度小于第一底部隔离层41的厚度。
83.在另一个实施方式中，步骤102中的所述在所述第一浅槽隔离沟槽中形成第一底部隔离层，并在所述第二浅槽隔离沟槽中形成第二底部隔离层，包括：
84.分别在所述第一浅槽隔离沟槽的底部和所述第二浅槽隔离沟槽的底部旋涂隔离材料，使所述第一浅槽隔离沟槽中的隔离材料构成所述第一底部隔离层，所述第二浅槽隔离沟槽中的隔离材料构成所述第二底部隔离层。
85.如图2i所示，采用旋涂工艺同时在第一浅槽隔离沟槽4和第二浅槽隔离沟槽5的底部中旋涂一定量的隔离材料，隔离材料可以选用绝缘性好，不漏电，易于填充，旋涂完易于固化的材料，例如sod(spin
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on dielectric，旋涂介质材料)。由于第二浅槽隔离沟槽5的开口尺寸大于第一浅槽隔离沟槽4的开口尺寸，因此在第一浅槽隔离沟槽4和第二浅槽隔离沟槽5的底部旋涂相同量的隔离材料时，第二浅槽隔离沟槽5中旋涂的隔离材料的厚度小于第一浅槽隔离沟槽4中旋涂的隔离材料的厚度。而第一浅槽隔离沟槽4中旋涂的隔离材料构成第一底部隔离层41，第二浅槽隔离沟槽5中旋涂的隔离材料构成第二底部隔离层51，使得第二底部隔离层51的厚度小于第一底部隔离层41的厚度，即第二底部隔离层51的上表面低于
第一底部隔离层41的上表面。
86.本实施例通过旋涂隔离材料，使得材料的填充性能更好，可以满足以后对更小浅槽隔离沟槽的填充需求。另外，本实施例无需通过先填充再刻蚀的方式形成底部隔离层，简化工艺流程，减少工艺时间和工艺成本。
87.步骤103、形成第一栅极结构和第二栅极结构，所述第一栅极结构位于所述第一源极区和所述第一漏极区之间的第一有源区上，且沿所述第一有源区的相对两侧壁延伸至所述第一底部隔离层上，所述第二栅极结构位于所述第二源极区和所述第二漏极区之间的第二有源区上，且沿所述第二有源区的相对两侧壁延伸至所述第二底部隔离层上。
88.本发明实施例中，在第一源极区和第一漏极区之间的第一有源区上形成第一栅极结构，且第一栅极结构沿第一有源区的相对两侧壁延伸至第一底部隔离层，以与第一有源区中的第一源极区和第一漏极区构成第一晶体管，第一晶体管可以为低压晶体管。该第一晶体管的栅极结构位于有源区上且沿有源区的侧壁延伸，减小第一晶体管的面积，从而减小半导体器件的面积。在第二源极区和第二漏极区之间的第二有源区上形成第二栅极结构，且第二栅极结构沿第二有源区的相对两侧壁延伸至第二底部隔离层，以与第二有源区中的第二源极区和第二漏极区构成第二晶体管，第二晶体管可以为高压晶体管。该第二晶体管的栅极位于有源区上且沿有源区的侧壁延伸，减小第二晶体管的面积，从而进一步减小半导体器件的面积。另外，由于第一底部隔离层和第二底部隔离层的厚度不同，使得第一栅极结构在第一有源区的侧壁上延伸的深度与第二栅极结构在第二有源区的侧壁上延伸的深度不同，即第一晶体管与第二晶体管的结深不同，因此本发明实施例可以在得到不同结深的晶体管的同时，尽可能减小半导体器件的面积。
89.具体地，步骤103中的所述形成第一栅极结构和第二栅极结构，包括：
90.在所述第一浅槽隔离沟槽的内表面、所述第二浅槽隔离沟槽的内表面和所述衬底上形成栅极绝缘层；
91.在所述栅极绝缘层上形成栅极层；
92.对所述栅极绝缘层和所述栅极层进行刻蚀，使刻蚀后的栅极绝缘层和栅极层形成所述第一栅极结构和所述第二栅极结构。
93.如图2j所示，先在第一浅槽隔离沟槽4的内表面、第二浅槽隔离沟槽5的内表面和衬底1(包括第一有源区2和第二有源区3)上形成第一栅极绝缘层71，在第一栅极绝缘层71上形成牺牲层73，牺牲层73可以填充第一浅槽隔离沟槽4和第二浅槽隔离沟槽5。如图2k所示，对牺牲层73进行刻蚀，以去除第二浅槽隔离沟槽5和第二有源区3上对应的牺牲层73，即裸露第二浅槽隔离沟槽5和第二有源区3上的第一栅极绝缘层71。如图2l所示，在第二浅槽隔离沟槽5和第二有源区3上的第一栅极绝缘层71上形成第二栅极绝缘层72，并去除剩余的牺牲层73(包括第一浅槽隔离沟槽4和第一有源区2上对应的牺牲层73)。第一栅极绝缘层71和第二栅极绝缘层72构成栅极绝缘层7，第二浅槽隔离沟槽5和第二有源区3上对应的栅极绝缘层7的厚度大于第一浅槽隔离沟槽4和第一有源区2上对应的栅极绝缘层7的厚度。
94.然后，如图2m所示，在栅极绝缘层7(栅极绝缘层7可以为一层结构)上形成栅极层8，且栅极层8填充第一浅槽隔离沟槽4和第二浅槽隔离沟槽5。然后，如图2n所示，对栅极层8进行刻蚀，以在第一有源区2上形成第一栅极81，在第二有源区3上形成第二栅极82，且第一栅极81位于第一有源区2的第一源极区21和第一漏极区22之间，并沿第一有源区2的相对两
侧壁延伸至第一底部隔离层41，结合图2h所示的俯视图，第二栅极82位于第二有源区3的第二源极区31和第二漏极区32之间，并沿第二有源区3的相对两侧壁延伸至第二底部隔离层51。
95.在刻蚀栅极层8的同时，还可对栅极绝缘层7进行刻蚀，使得栅极绝缘层7仅位于第一栅极81与第一有源区2之间，以及第二栅极82与第二有源区3之间，以对第一栅极81与第一有源区2进行隔离，以及对第二栅极82与第二有源区3进行隔离。其中，第一栅极81与其对应的栅极绝缘层7构成第一栅极结构80a，第二栅极82与其对应的栅极绝缘层7构成第二栅极结构80b。
96.进一步地，在所述形成第一栅极结构和第二栅极结构的步骤之后，还包括：
97.在所述第一浅槽隔离沟槽和所述第二浅槽隔离沟槽中填充绝缘层，使所述第一浅槽隔离沟槽中的绝缘层与所述第一底部隔离层构成第一浅槽隔离结构，所述第二浅槽隔离沟槽中的绝缘层与所述第二底部隔离层构成第二浅槽隔离结构。
98.在刻蚀栅极层8后，第一浅槽隔离沟槽4和第二浅槽隔离沟槽5中的部分栅极层8被刻蚀，如图2o所示，在第一浅槽隔离沟槽4和第二浅槽隔离沟槽5中填充绝缘层9。第一浅槽隔离沟槽4中的绝缘层9位于第一底部隔离层41上，以与第一底部隔离层41可以一起作为第一浅槽隔离结构，用于将第一晶体管与其他晶体管进行隔离。第二浅槽隔离沟槽5中的绝缘层9位于第二底部隔离层51上，以与第二底部隔离层51可以一起作为第二浅槽隔离结构，用于将第二晶体管与其他晶体管进行隔离。
99.本发明实施例提供的半导体器件的制作方法，能够先在衬底中形成第一浅槽隔离沟槽和第二浅槽隔离沟槽，在第一浅槽隔离沟槽中形成第一底部隔离层，在第二浅槽隔离沟槽中形成第二底部隔离层，且第二底部隔离层的高度小于第一底部隔离层的高度，然后形成第一栅极结构和第二栅极结构，使第一栅极结构位于第一有源区上，且沿第一有源区的相对两侧壁延伸至第一底部隔离层上，第二栅极结构位于第二有源区上，且沿第二有源区的相对两侧壁延伸至第二底部隔离层上，第一栅极结构和第二栅极结构在其对应有源区的侧壁上延伸的长度不同，以得到不同结深的晶体管，且缩小半导体器件的面积。
100.参见图3，本发明实施例还提供一种半导体器件，包括衬底1、第一底部隔离层41、第二底部隔离层51、第一栅极结构80a和第二栅极结构80b，结合图4和图5所示。
101.所述衬底1包括间隔设置的第一有源区2和第二有源区3，所述第一有源区2包括间隔设置的第一源极区21和第一漏极区22，所述第二有源区3包括间隔设置的第二源极区31和第二漏极区32。
102.结合图4和图5所示，第一底部隔离层41位于所述第一有源区2底部周侧，即第一底部隔离层41环绕第一有源区2的底部设置，第二底部隔离层51位于所述第二有源区3底部周侧，即第二底部隔离层51环绕第二有源区3的底部设置，所述第二底部隔离层51的厚度小于所述第一底部隔离层41的厚度。
103.所述第一栅极结构80a位于所述第一源极区21和所述第一漏极区22之间的第一有源区2上，且沿所述第一有源区2的相对两侧壁延伸至所述第一底部隔离层41上，所述第二栅极结构80b位于所述第二源极区31和所述第二漏极区32之间的第二有源区3上，且沿所述第二有源区3的相对两侧壁延伸至所述第二底部隔离层51上。
104.其中，第一有源区2中的第一源极区21和第一漏极区22、第一栅极结构80a可以构
成第一晶体管，第二有源区3中的第二源极区31和第二漏极区32、第二栅极结构80b可以构成第二晶体管。第一晶体管中的第一栅极结构80a位于第一有源区2上，且沿第一有源区2的相对两侧壁延伸，减小第一晶体管的面积，第二晶体管中的第二栅极结构80b位于第二有源区3上，且沿第二有源区3的相对两侧壁延伸，减小第二晶体管的面积，从而进一步减小半导体器件的面积。另外，第一栅极结构80a在第一有源区2的侧壁上的延伸深度与第二栅极结构80b在第二有源区3的侧壁上的延伸深度不同，使得第一晶体管和第二晶体管为不同结深的晶体管。
105.所述第一有源区2可以为低压有源区，即第一晶体管可以为低压晶体管；所述第二有源区3可以为高压有源区，即第二晶体管可以为高压晶体管。其中，高压和低压为相对概念，高压晶体管的工作电压大于低压晶体管的工作电压。
106.进一步地，所述第二底部隔离层51的横截面积大于所述第一底部隔离层41的横截面积。
107.进一步地，所述第一底部隔离层41的刻蚀速率小于所述第二底部隔离层51的刻蚀速率。
108.进一步地，第一栅极结构80a和所述第二栅极结构80b均包括位于所述有源区上的栅极绝缘层(图中未示出)，以及位于所述栅极绝缘层上的栅极层。栅极层包括第一栅极81和第二栅极82。其中，第一栅极结构80a包括第一栅极81及其对应的栅极绝缘层，第二栅极结构80b包括第二栅极82及其对应的栅极绝缘层。第一栅极81对应的栅极绝缘层的厚度小于第二栅极82对应的栅极绝缘层的厚度。第一栅极81对应的栅极绝缘层用于对第一栅极81与第一有源区2进行隔离，第二栅极82对应的栅极绝缘层用于对第二栅极82与第二有源区3进行隔离。
109.进一步地，如图3所示，所述半导体器件还包括：
110.位于所述第一底部隔离层41和所述第二底部隔离层51上的绝缘层9，所述第一底部隔离层41与其对应的绝缘层7构成第一浅槽隔离结构，所述第二底部隔离层51与其对应的绝缘层7构成第二浅槽隔离结构。
111.第一浅槽隔离结构用于将第一晶体管与其他晶体管进行隔离，第二浅槽隔离结构用于将第二晶体管与其他晶体管进行隔离。
112.本发明实施例提供的半导体器件，第一栅极结构位于第一有源区上，且沿第一有源区的相对两侧壁延伸至第一底部隔离层上，第二栅极结构位于第二有源区上，且沿第二有源区的相对两侧壁延伸至第二底部隔离层上，所述第二底部隔离层的厚度小于所述第一底部隔离层的厚度，使得第一栅极结构和第二栅极结构在其对应有源区的侧壁上延伸的长度不同，以得到不同结深的晶体管，且缩小半导体器件的面积。
113.综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。