半导体封装结构的制作方法

1.本技术涉及半导体领域，特别是涉及半导体封装结构。


背景技术：

2.随着半导体技术的快速发展，具有更高的装置密度和更好的装置性能的半导体封装结构愈发受到市场欢迎。对于高带宽存储器(high bandwidth memory，hbm)而言，hbm中相邻芯片之间的多个导电凸块能够具有更加紧凑的间距是市场所期望的。然而，对于现有的hbm结构而言，若设置相邻的导电凸块之间具有更加紧凑的间距，则在进行hbm中的芯片的组装工艺期间，相邻导电凸块的焊料极易发生桥接，同时导电凸块的焊料也易被挤出。诸如导电凸块的焊料挤出及相邻导电凸块之间的焊料桥接的缺陷会严重影响芯片的性能，同时也使hbm的机械结构变弱。因此，上述问题阻碍了现有hbm的装置密度的增加。
3.鉴于上述问题，业界需要寻找一种新的半导体封装结构，其能够在具有更高的装置密度下同时避免出现焊料桥接及焊料挤出等不良缺陷。


技术实现要素：

4.本技术的目的之一在于提供一种半导体封装结构，其使用通过保护层包围焊料的新的导电柱结构，实现了在半导体封装结构中的导电柱具有更加紧凑的间距，同时避免出现焊料桥接及焊料挤出等不良缺陷。
5.在本技术的一些实施例中，本技术提供了一种半导体封装结构，其包括：第一裸片；第二裸片；导电柱，其经配置设置于所述第一裸片和所述第二裸片之间；所述导电柱具有第一部分和围绕所述第一部分的第二部分。
6.在本技术的一些实施例中，所述第一部分是焊料材料。
7.在本技术的一些实施例中，所述第一部分的材料是snag，且所述第二部分的材料是ni。
8.在本技术的一些实施例中，所述导电柱进一步包括设置于所述第一部分与所述第二部分之间的第三部分。
9.在本技术的一些实施例中，所述第三部分的材料是cu。
10.在本技术的一些实施例中，所述第三部分的厚度为约0.1μm至约0.5μm。
11.在本技术的一些实施例中，其进一步包括设置于所述第一裸片上的第一导电衬垫和设置于所述第二裸片上的第二导电衬垫，其中所述导电柱连接至所述第一导电衬垫和所述第二导电衬垫。
12.在本技术的一些实施例中，半导体封装结构进一步包括钝化层，其中所述钝化层至少部分地或完全地围绕所述导电柱。
13.在本技术的一些实施例中，晶种层设置于所述钝化层和所述第二部分之间。
14.在本技术的一些实施例中，所述晶种层的厚度为约0.1μm至约0.5μm。
15.在本技术的一些实施例中，半导体封装结构包括多个所述导电柱，其中两个相邻
的导电柱之间的间距小于约1μm。
16.在本技术的一些实施例中，所述第一裸片和所述第二裸片是高带宽存储器裸片。
17.本技术提供的半导体封装结构通过设置新的导电柱结构，避免了焊料桥接及焊料挤出等不良缺陷度，同时减小了导电柱之间的间距，因而提升了半导体封装结构的装置密度，且可保证半导体封装结构具有良好的装置性能。
附图说明
18.在下文中将简要地说明为了描述本技术实施例或现有技术所必要的附图以便于描述本技术实施例。显而易见地，下文描述中的附图仅只是本技术中的部分实施例。对本领域技术人员而言，在不需要创造性劳动的前提下，依然可根据这些附图中所例示的结构来获得其他实施例的附图。
19.图1a是根据本技术一实施例的半导体封装结构的纵向截面示意图
20.图1b是根据本技术另一实施例的半导体封装结构的纵向截面示意图
21.图1c是根据本技术又一实施例的半导体封装结构的纵向截面示意图
22.图1d是根据本技术另一实施例的半导体封装结构的纵向截面示意图
23.图1e是根据本技术又一实施例的半导体封装结构的纵向截面示意图
24.图1f是根据本技术另一实施例的半导体封装结构的纵向截面示意图
25.图2a、图2b、图2c、图2d、图2e、图2f和图2g是根据本技术一实施例的制造半导体封装结构的流程示意图
26.图3a、图3b、图3c、图3d、图3e、图3f、图3g、图3h和图3i是根据本技术另一实施例的制造半导体封装结构的流程示意图
27.图4a、图4b、图4c、图4d、图4e、图4f、图4g、图4h和图4i是根据本技术又一实施例的制造半导体封装结构的流程示意图
28.图5是根据现有技术的半导体封装结构的一部分的纵向截面示意图
具体实施方式
29.本技术的实施例将会被详细的描示在下文中。在本技术说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本技术的基本理解，应了解，本技术附图的尺寸比例并非实际结构的尺寸比例。本技术的实施例不应所述被解释为对本技术的限制。
30.如本文中所使用，术语“约”、“大体上”、“实质上”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
0.5％、或小于或等于
±
0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的
±
10％，那么可认为所述两个数值“大体上”相同。
31.再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
32.在本技术中，除非经特别指定或限定之外，“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地，而且本领域技术人员可根据具体的情况以理解上述的用词可是，比如，固定连接、可拆式连接或集成连接；其也可是机械式连接或电连接；其也可是直接连接或通过中介结构的间接连接；也可是两个组件的内部通讯。
33.图1a是根据本技术一实施例的半导体封装结构10a的纵向截面示意图。如图1a所示，根据本技术一实施例的半导体封装结构10a可包括：第一裸片101、第二裸片103和导电柱105。半导体封装结构10a具有沿着x方向(即，水平方向)上的长度和沿着y方向(即，垂直方向)上的高度。请注意，本文所称的“裸片”可代表芯片或裸片。
34.第一裸片101可具有第一表面101a和与第一表面101a相对的第二表面101b。第一裸片101可为任意类型的芯片或裸片，例如，但不限于，高带宽存储器裸片、其它各种存储器、滤波器或处理器等。第一裸片101的第一表面101a可设置有第一导电衬垫101c。第一导电衬垫101c的材料可为本领域中常见的导电衬垫材料，例如，但不限于，铝，铜。第一裸片101的第二表面101b可设置有用于与外部元件连接的部件(图中未示出)。第一裸片101的内部可根据需要设置合适的互连件和/或中介层(图中未示出)。
35.第二裸片103可具有第一表面103a和与第一表面103a相对的第二表面103b。第二裸片103可为任意类型的芯片或裸片，例如，但不限于，高带宽存储器裸片、其它各种存储器、滤波器或处理器等。第二裸片103的第一表面103a可设置有第二导电衬垫103c。第二导电衬垫103c的材料可为本领域中常见的导电衬垫材料，例如，但不限于，铝，铜。第二裸片103的第二表面103b可设置有用于与外部元件连接的部件(图中未示出)。第二裸片103的内部可根据需要设置任意合适的互连件和/或中介层(图中未示出)。
36.导电柱105可设置于第一裸片101和第二裸片103之间。导电柱105可设置于第一裸片101的第一导电衬垫101c和第二裸片103的第二导电衬垫103c之间。导电柱105可具有第一部分105a和围绕第一部分105a的第二部分105b。第一部分105a可为焊料材料，例如，但不限于，snag。第二部分105b的材料可为，例如，但不限于，ni。第一部分105a的材料和第二部分105b的材料不同。第二部分105b的材料的熔点可大于第一部分105a的材料的熔点，在第一裸片101和第二裸片103的组装工艺期间，第二部分105b的材料不会像第一部分105a的材料受到高温时容易熔化。第一部分105a沿x方向上的长度可为，例如，但不限于，约2μm，约3μm，约4μm。第一部分105a沿y方向上的高度可为，例如，但不限于，约3μm，约4μm，约5μm。导电柱105沿x方向上的长度可为，例如，但不限于，约4μm，约5μm，约6μm。导电柱105沿y方向上的高度可为，例如，但不限于，约6μm，约7μm，约8μm。多个导电柱105中任意相邻的两个导电柱105沿x方向上的间距可小于约1μm。
37.半导体封装结构10a可进一步包括钝化层107。钝化层107可至少部分地围绕导电柱105。在本技术其它实施例中，钝化层107可完全地围绕整个导电柱105。钝化层107的材料可为本领域中常见的钝化层材料。
38.本技术实施例提供的半导体封装结构10a通过设置第二部分105b包围由焊料材料形成的第一部分105a，以避免在第一裸片101和第二裸片103的组装工艺期间产生焊料挤出和焊料桥接的缺陷，从而使得导电柱105之间能够具有更紧凑的间距而不影响半导体封装结构10a的装置质量。因此，本技术实施例提供的半导体封装结构10a可以实现小于约1μm甚至更小间距的导电柱105之间的间距，显著提升了装置密度。此外，由于导电柱105之间的间
距缩小，因此在第一裸片101和第二裸片103中可以放置更多数量的导电柱105，相应地能够与导电柱105连接的输入及输出引脚的数量也会更多，因此半导体封装结构10a的装置性能也能够提高。
39.图1b是根据本技术另一实施例的半导体封装结构10b的纵向截面示意图。图1b所示的半导体封装结构10b与图1a所示的半导体封装结构10a的区别在于，钝化层107可完全地围绕导电柱105。
40.图1c是根据本技术又一实施例的半导体封装结构10c的纵向截面示意图。图1c所示的半导体封装结构10c与图1a所示的半导体封装结构10a的区别在于，半导体封装结构10c的导电柱105可进一步包括设置于第一部分105a与第二部分105b之间的第三部分105c。第三部分105c的材料可为，例如，但不限于，cu。第三部分105c的厚度可为约0.1μm至约0.5μm。通过设置第三部分105c可以制造不同的金属间化合物，例如，cu
x
sn
y
。
41.图1d是根据本技术另一实施例的半导体封装结构10d的纵向截面示意图。图1d所示的半导体封装结构10d与图1b所示的半导体封装结构10b的区别在于，半导体封装结构10d的导电柱105可进一步包括设置于第一部分105a与第二部分105b之间的第三部分105c。第三部分105c的材料可为，例如，但不限于，cu。第三部分105c的厚度可为约0.1μm至约0.5μm。通过设置第三部分105c可以制造不同的金属间化合物，例如，cu
x
sn
y
。
42.图1e是根据本技术又一实施例的半导体封装结构10e的纵向截面示意图。图1e所示的半导体封装结构10e与图1c所示的半导体封装结构10c的区别在于，半导体封装结构10e的导电柱105可进一步包括设置于钝化层107和第二部分105b之间的晶种层105d。晶种层105d的材料可为，例如，但不限于，cu。晶种层105d的厚度可为约0.1μm至约0.5μm。晶种层105d可仅包围一部分第二部分105b。在本技术的其它实施例中，半导体封装结构10e的导电柱105可仅包括第一部分105a、第二部分105b和晶种层105d。
43.图1f是根据本技术另一实施例的半导体封装结构10f的纵向截面示意图。图1f所示的半导体封装结构10f与图1e所示的半导体封装结构10e的区别在于，半导体封装结构10e的晶种层105d可包围全部的第二部分105b，且钝化层107完全地围绕导电柱105。在本技术的其它实施例中，半导体封装结构10f的导电柱105可仅包括第一部分105a、第二部分105b和晶种层105d。
44.本技术实施例提供的半导体封装结构10c、10d、10e和10f可通过设置第二部分105b、第三部分105c和/或晶种层105d包围由焊料材料形成的第一部分105a，以更好地避免在第一裸片101和第二裸片103的组装工艺期间产生焊料挤出和焊料桥接的缺陷，有效地提升了装置密度。
45.图2a、图2b、图2c、图2d、图2e、图2f和图2g是根据本技术一实施例的制造半导体封装结构200的流程示意图。
46.如图2a所示，提供裸片201。裸片201可具有第一表面201a和与第一表面201a相对的第二表面201b。裸片201可为任意类型的芯片或裸片，例如，但不限于，高带宽存储器裸片、其它各种存储器、滤波器或处理器等。裸片201的第一表面201a可设置有导电衬垫201c。导电衬垫201c的材料可为本领域中常见的导电衬垫材料，例如，但不限于，铝，铜。裸片201的第二表面201b可设置有用于与外部元件连接的部件(图中未示出)。裸片201的内部可根据需要设置任意合适的互连件和/或中介层(图中未示出)。
47.接着，在裸片201的导电衬垫201c上设置钝化层202，且使得钝化层202与导电衬垫201c之间形成钝化开口区域201d。钝化层202的材料为本领域中常见的钝化层材料。钝化层202具有上表面202a和侧表面202b。可选的，可接着在钝化层202的上表面202a和侧表面202b以及钝化开口区域201d所暴露出的导电衬垫201c的表面上设置晶种层(图中未示出)。晶种层的材料可为，例如，但不限于，cu。晶种层的厚度可为约0.1μm至约0.5μm。可在后续完成形成第二部分203和第一部分207的步骤后，通过任何合适的方式，例如，但不限于，蚀刻来移除位于钝化层202的上表面202a的晶种层。
48.如图2b所示，在钝化层202的上表面202a设置光致抗蚀剂205。光致抗蚀剂205可选用本领域中任意合适的材料。接着，在钝化开口区域201d中采用任意合适的工艺，例如，但不限于，电镀，形成第二部分203。第二部分203的材料可为，例如，但不限于，ni。
49.如图2c所示，可移除光致抗蚀剂205，得到如图2c所示的结构200a。
50.另外，可接续如图2b所示的步骤，如图2d所示，进行光致抗蚀剂回流工艺以进一步覆盖第二部分203的上表面203a。由此，钝化开口区域201d被缩小。光致抗蚀剂205会因为受热而熔化，光致抗蚀剂205所形成的开口，也即，缩小的钝化开口区域201d，可通过加热时间和温度进行控制。光致抗蚀剂回流工艺的参数设置可根据第二部分203沿x方向上的尺寸及光致抗蚀剂205沿y方向上的尺寸而设置。
51.如图2e所示，采用任意合适的工艺，例如，但不限于，电镀，在缩小的钝化开口区域201d中电镀形成第一部分207。第一部分207可为焊料材料，例如，但不限于，snag。第一部分207沿x方向上的长度可为，例如，但不限于，约2μm，约3μm，约4μm。第一部分207沿y方向上的高度可为，例如，但不限于，约3μm，约4μm，约5μm。第一部分207的材料和第二部分203的材料不同。第二部分203的材料的熔点可大于第一部分207的材料的熔点，在裸片201的组装工艺期间，第二部分203的材料不会像第一部分207的材料受到高温时容易熔化。
52.如图2f所示，移除光致抗蚀剂205，得到如图2f所示的结构200b。
53.如图2g所示，采用任意合适的工艺将如图2c所示的结构200a和如图2f所示的结构200b结合以得到完整的半导体封装结构200。钝化层202可至少部分地围绕导电柱的第二部分203。
54.本技术实施例提供的半导体封装结构200的制造方法可通过简单且成本低廉的工艺形成第一部分207和包围第一部分207的第二部分203，以避免在裸片201的组装工艺期间第一部分207被挤出，由此避免产生焊料挤出和焊料桥接的缺陷，从而使得由第一部分207和第二部分203构成的导电柱之间能够具有更紧凑的间距而不影响半导体封装结构200的装置质量。因此，本技术实施例提供的半导体封装结构200还具有制造工艺简单和制造成本低等优点。
55.图3a、图3b、图3c、图3d、图3e、图3f、图3g、图3h和图3i是根据本技术另一实施例的制造半导体封装结构300的流程示意图。
56.如图3a所示，提供裸片301。裸片301可具有第一表面301a和与第一表面301a相对的第二表面301b。裸片301可为任意类型的芯片或裸片，例如，但不限于，高带宽存储器裸片、其它各种存储器、滤波器或处理器等。裸片301的第一表面301a可设置有导电衬垫301c。导电衬垫301c的材料可为本领域中常见的导电衬垫材料，例如，但不限于，铝，铜。裸片301的第二表面301b可设置有用于与外部元件连接的部件(图中未示出)。第一裸片301的内部
可根据需要设置任意合适的互连件和/或中介层(图中未示出)。
57.接着，在裸片301的导电衬垫301c上设置钝化层302，且使得钝化层302与导电衬垫301c之间形成钝化开口区域301d。钝化层302的材料为本领域中常见的钝化层材料。钝化层302具有上表面302a和侧表面302b。
58.可选的，如图3b所示，在钝化层302的上表面302a和侧表面302b以及钝化开口区域301d所暴露出的导电衬垫301c的表面上形成第一晶种层304。第一晶种层304的厚度可为约0.1μm至约0.5μm。第一晶种层304的材料可为，例如，但不限于，铜。
59.如图3c所示，可在位于钝化层302的上表面302a的第一晶种层304上设置光致抗蚀剂303。光致抗蚀剂303可选用本领域中任意合适的材料。
60.如图3d所示，在钝化开口区域301d中采用任意合适的工艺，例如，但不限于，电镀，形成第二部分305。第二部分305的材料可为，例如，但不限于，ni。
61.接着，进行光致抗蚀剂回流工艺以进一步覆盖第二部分305的上表面。光致抗蚀剂305会因为受热而熔化，光致抗蚀剂305所形成的开口，也即，缩小的钝化开口区域301d，可通过加热时间和温度进行控制。光致抗蚀剂回流工艺的参数设置可根据第二部分303沿x方向上的尺寸及光致抗蚀剂305沿y方向上的尺寸而设置。接着，如图3e所示，在钝化开口区域301d中采用任意合适的工艺，例如，但不限于，电镀，形成第三部分309。如图3f所示，可移除光致抗蚀剂303，得到如图3f所示结构300a。第三部分309的材料可为，例如，但不限于，cu。第三部分309的厚度可为约0.1μm至约0.5μm。通过设置第三部分309可以制造不同的金属间化合物，例如，cu
x
sn
y
。
62.另外，可接续如图3e所示的步骤，如图3g所示，进行光致抗蚀剂回流工艺以进一步覆盖第三部分309的上表面。在缩小的钝化开口区域301d中采用任意合适的工艺，例如，但不限于，电镀，形成第一部分307。第一部分307可为焊料材料，例如，但不限于，snag。第一部分307沿x方向上的长度可为，例如，但不限于，约2μm，约3μm，约4μm。第一部分307沿y方向上的高度可为，例如，但不限于，约3μm，约4μm，约5μm。第一部分307的材料和第二部分305的材料不同。第二部分305的材料的熔点可大于第一部分307的材料的熔点，在第一裸片301的组装工艺期间，第二部分305的材料不会像第一部分307的材料受到高温时容易熔化。
63.在本技术的其它实施例中，可在如图3d所示的步骤后省略形成第三部分309的步骤，可采用任意合适的工艺，例如，但不限于，电镀，直接在第二部分305上形成第一部分307。
64.如图3h所示，移除光致抗蚀剂303。接着，可通过任意合适的方式，例如，但不限于，蚀刻，来移除位于钝化层302的上表面302a的第一晶种层304以及一部分第三部分309和第二部分305，得到如图3h所示的结构300b。
65.如图3i所示，采用任意合适的工艺将如图3f所示的结构300a和如图3h所示的结构300b结合，以得到完整的半导体封装结构300。钝化层302可完整地围绕导电柱。
66.本技术实施例提供的半导体封装结构300的制造方法可通过简单且成本低廉的工艺形成第一部分307和包围第一部分307的第二部分305、第一晶种层304和第三部分309，以避免在裸片301的组装工艺期间第一部分307被挤出，由此避免产生焊料挤出和焊料桥接的缺陷，从而使得由第一部分307、第二部分305、第一晶种层304和第三部分309构成的导电柱之间能够具有更紧凑的间距而不影响半导体封装结构300的装置质量。因此，本技术实施例
提供的半导体封装结构300还具有制造工艺简单和制造成本低等优点。
67.图4a、图4b、图4c、图4d、图4e、图4f、图4g、图4h和图4i是根据本技术又一实施例的制造半导体封装结构400的流程示意图。
68.如图4a所示，提供裸片401。裸片401可具有第一表面401a和与第一表面401a相对的第二表面401b。裸片401可为任意类型的芯片或裸片，例如，但不限于，高带宽存储器裸片、其它各种存储器、滤波器或处理器等。裸片401的第一表面401a可设置有导电衬垫401c。导电衬垫401c的材料可为本领域中常见的导电衬垫材料，例如，但不限于，铝，铜。裸片401的第二表面401b可设置有用于与外部元件连接的部件(图中未示出)。第一裸片401的内部可根据需要设置任意合适的互连件和/或中介层(图中未示出)。
69.接着，在裸片401的导电衬垫401c上设置钝化层402，且使得钝化层402与导电衬垫401c之间形成钝化开口区域401d。钝化层402的材料为本领域中常见的钝化层材料。钝化层402具有上表面402a和侧表面402b。
70.可选的，如图4b所示，在钝化层402的上表面402a和侧表面402b，以及钝化开口区域401d所暴露出的第一导电衬垫401c的表面上形成第一晶种层404。第一晶种层404的厚度可为约0.1μm至约0.5μm。第一晶种层404的材料可为，例如，但不限于，铜。
71.如图4c所示，可在位于钝化层402的上表面402a的第一晶种层404上设置光致抗蚀剂403。光致抗蚀剂403可选用本领域中任意合适的材料。
72.如图4d所示，在钝化开口区域401d中采用任意合适的工艺，例如，但不限于，电镀，形成第二部分405。第二部分405的材料可为，例如，但不限于，ni。
73.接着，进行光致抗蚀剂回流工艺以进一步覆盖第二部分405的上表面。光致抗蚀剂403会因为受热而熔化，光致抗蚀剂403所形成的开口，也即，缩小的钝化开口区域401d，可通过加热时间和温度进行控制。光致抗蚀剂回流工艺的参数设置可根据第二部分405沿x方向上的尺寸及光致抗蚀剂403沿y方向上的尺寸而设置。接着，如图4e所示，在缩小的钝化开口区域401d中采用任意合适的工艺，例如，但不限于，电镀，形成第三部分409。如图4f所示，可移除光致抗蚀剂303，得到如图4f所示结构400a。第三部分409的材料可为，例如，但不限于，cu。第三部分409的厚度可为约0.1μm至约0.5μm。通过设置第三部分409可以制造不同的金属间化合物，例如，cu
x
sn
y
。
74.另外，可接续如图4e所示的步骤，如图4g所示，进行光致抗蚀剂回流工艺以进一步覆盖第三部分409的上表面。在缩小的钝化开口区域401d中采用任意合适的工艺，例如，但不限于，电镀，形成第一部分407。第一部分407可为焊料材料，例如，但不限于，snag。第一部分407沿x方向上的长度可为，例如，但不限于，约2μm，约3μm，约4μm。第一部分407沿y方向上的高度可为，例如，但不限于，约3μm，约4μm，约5μm。第一部分407的材料和第二部分405的材料不同。第二部分405的材料的熔点可大于第一部分407的材料的熔点，在第一裸片401的组装工艺期间，第二部分405的材料不会像第一部分407的材料受到高温时容易熔化。
75.在本技术的其它实施例中，可在如图4d所示的步骤后省略形成第三部分409的步骤，可采用任意合适的工艺，例如，但不限于，电镀，直接在第二部分405上形成第一部分407。
76.如图4h所示，移除光致抗蚀剂403。接着，可通过任意合适的方式，例如，但不限于，蚀刻，来移除位于钝化层402的上表面402a的第一晶种层404，得到如图4h所示的结构400b。
77.如图4i所示，采用任意合适的工艺将将如图4e所示的结构400a和如图4h所示的结构400b结合，以得到完整的半导体封装结构400。钝化层402可至少部分地围绕导电柱。
78.图5是根据现有技术的半导体封装结构的一部分500a的纵向截面示意图。
79.如图5所示的半导体封装结构的一部分500a包括两个相邻的导电凸块501。每一导电凸块501包括焊料结构501a。在芯片组装结合期间，焊料结构501a受到结合工艺中温度和压力的影响很容易发生焊料挤出，从而出现连接在相邻的焊料结构501a的桥接部分501c。然而，本技术实施例提供的半导体封装结构可避免产生焊料挤出和焊料桥接的缺陷，从而使得导电柱之间能够具有更紧凑的间距而不影响半导体封装结构的装置质量。
80.本技术的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本技术的教示及揭示而作种种不背离本技术精神的替换及修饰。因此，本技术的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本技术的替换及修饰，并为本技术的权利要求书所涵盖。