在浅沟槽隔离区中具有多晶本体的场效应晶体管的制作方法

1.本发明涉及半导体装置制造及集成电路，尤其涉及场效应晶体管的结构以及形成场效应晶体管的结构的方法。


背景技术：

2.当利用块体半导体晶片形成时，装置结构(例如用于射频集成电路的开关晶体管)容易受高电容及本体之间(body
‑
to
‑
body)泄漏的影响。为降低敏感性而可采取的一种措施是为该块体半导体衬底设置三阱(triple well)隔离，其围绕包含该装置结构的主动装置区。为降低敏感性而可采取的另一种措施是用绝缘体上硅衬底替代该块体半导体衬底，其中，顶部硅层提供主动装置区，且埋置绝缘体或埋置氧化物(buried oxide；box)层设于该主动装置区与位于该埋置绝缘体层下方的硅之间。
3.尽管已证明这些措施适合其预期目的，但需要改进场效应晶体管的结构以及形成场效应晶体管的结构的方法。


技术实现要素：

4.在本发明的一个实施例中，一种结构包括半导体衬底以及位于该半导体衬底中的浅沟槽隔离区。该浅沟槽隔离区包括沟槽。该结构还包括位于该浅沟槽隔离区的该沟槽中的本体区。该本体区由多晶半导体材料组成。
5.在本发明的一个实施例中，一种方法包括在半导体衬底中形成浅沟槽隔离区，在该浅沟槽隔离区中形成沟槽，以及在该浅沟槽隔离区的该沟槽中形成由多晶半导体材料组成的本体区。
附图说明
6.包含于并构成本说明书的一部分的附图示例说明本发明的各种实施例，并与上面所作的有关本发明的概括说明以及下面所作的有关该些实施例的详细说明一起用以解释本发明的该些实施例。在该些附图中，类似的附图标记表示不同视图中类似的特征。
7.图1
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3显示依据本发明的实施例处于制程方法的连续制造阶段的结构的剖视图。
8.图4显示处于图3之后的制造阶段的该结构的剖视图。
9.图4a显示俯视图，其中，图4大体沿线4
‑
4制作。
10.图5显示处于图4之后的制造阶段的该结构的剖视图。
具体实施方式
11.请参照图1并依据本发明的实施例，提供包含单晶半导体材料例如单晶硅的半导体衬底10。半导体衬底10可为包含单晶半导体材料(例如，单晶硅)的块体(bulk)衬底。半导体衬底10可为包含具有大于或等于100欧姆
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厘米的电阻率的硅的高电阻率块体衬底。在一个实施例中，该高电阻率块体衬底可具有大于或等于1000欧姆
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厘米的电阻率。作为替代，
半导体衬底10可为包含具有小于100欧姆
‑
厘米的电阻率的硅的低电阻率块体衬底。
12.在半导体衬底10中形成浅沟槽隔离区12。利用光刻及蚀刻制程图案化半导体衬底10，以形成隔离沟槽30。为此，可在半导体衬底10的顶部表面11上形成图案化硬掩膜，并可使用蚀刻制程(例如反应离子蚀刻制程)以形成隔离沟槽30。随后，可用沉积介电材料例如二氧化硅填充隔离沟槽30，并通过采用例如化学机械抛光平坦化，从而形成浅沟槽隔离区12。浅沟槽隔离区12可具有平坦或基本平坦的顶部表面13。浅沟槽隔离区12可从顶部表面13穿过半导体衬底10延伸至半导体衬底10的界面处的下边界14。该界面相对于半导体衬底10的顶部表面11位于深度d1处。当图案化半导体衬底10以形成隔离沟槽30时，建立半导体衬底10的界面的位置。
13.在半导体衬底10中通过离子注入形成包含高度无序(例如，非晶态)的半导体材料的区域16。为形成区域16而执行的离子注入制程引入能量离子，如单箭头示意标示，离子轨迹沿路径经过半导体衬底10及浅沟槽隔离区12进入半导体衬底10中。该能量离子通过与所经过的材料中的原子核及电子的随机散射事件沿其路径损失能量。在核碰撞中的能量损失(在低能量占主导)，使半导体衬底10的目标原子自其原始晶格位置偏移。因此，与初始单晶状态相比，半导体衬底10的晶格结构在区域16内被损伤。该离子最终可能在其动能因能量损失而完全消散后停止于靠近区域16的下边界18处。半导体衬底10的区域16可因在注入期间使用高离子剂量而从结晶半导体材料(例如，单晶硅)变为高度无序的半导体材料(例如，非晶硅)。
14.可使用离子注入工具自合适的源气体生成该离子，并在给定的注入条件下将该离子注入半导体衬底10中。可选择该注入条件(例如，离子种类、剂量、能量)，以调节区域16的特性。在一个实施例中，该离子可自惰性原子气体(例如氩)生成。该离子剂量经选择以小于阈值离子剂量，超过该阈值离子剂量则不可能通过后续退火对区域16中的受损伤半导体材料进行重结晶。例如，该离子剂量可在1x10
14
离子/平方厘米(ions/cm2)至1.5x10
15
离子/平方厘米的范围内。该离子能量可经选择以使区域16的下边界18相对于半导体衬底10的顶部表面11位于浅沟槽隔离区12的下边界14下方。
15.设于区域16的下边界18下方的半导体衬底10的部分(portion)由于位于该注入离子的范围之外而可能不受该离子注入影响，并可保持其单晶状态。在该离子注入之后，设于顶部表面11与区域16之间的半导体衬底10的部分也可包含单晶半导体材料。
16.请参照图2，其中，类似的附图标记表示图1中类似的特征，且在该制程方法的下一制造阶段，使半导体衬底10经历热处理(也就是，退火制程)，其使半导体衬底10的区域16(图1)经历该热处理。在一个实施例中，用以热处理半导体衬底10的区域16的该热处理可为快速热退火。在一个实施例中，该快速热退火可通过使用例如一排闪光灯执行，以将半导体衬底10加热至在900℃至1125℃的范围内的峰值温度，并在该峰值温度具有30毫秒至60秒的停留时间。
17.该热处理将靠近区域16的下边界18的该高度无序的半导体材料的部分重结晶为包含多晶半导体材料(例如，多晶硅)的多晶层20。多晶层20可基本设于半导体衬底10的该半导体材料中的峰值离子剂量及/或峰值损伤的先前位置处或附近。除该多晶半导体材料的晶粒外，多晶层20的该多晶半导体材料还可包含作为残余损伤的缺陷。该缺陷还可包含经离子注入以形成区域16的该惰性气体种类(例如，氩)的原子。
18.该热处理还将位于半导体衬底10的顶部表面11与多晶层20之间的区域16的该高度无序的半导体材料重结晶为单晶半导体材料(例如，单晶硅)。设于区域16下方及上方的半导体衬底10的该单晶半导体材料提供用于在该热处理期间重结晶的结晶模板。与多晶层20相比，该重结晶的单晶半导体材料没有晶粒及缺陷。
19.多晶层20(可仅包括单个多晶半导体材料层)可被视为能够有效捕获电荷载流子的富陷阱材料。在此方面，多晶层20的电阻率可大于或等于半导体衬底10的其余部分的电阻率。在一个实施例中，多晶层20可具有大于或等于1000欧姆
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厘米的电阻率。在一个实施例中，多晶层20的电阻率可在1,000欧姆
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厘米至10,000欧姆
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厘米的范围内。
20.多晶层20可在浅沟槽隔离区12的下边界14下方的半导体衬底10中横向延伸。更具体地说，多晶层20包括位于浅沟槽隔离区12的下边界14下方的部分以及位于半导体衬底10中的相邻部分。多晶层20包括界定该多晶半导体材料的深度分布的下边界19及上边界21。半导体衬底10的该单晶半导体材料设于多晶层20的下边界19下方以及多晶层20的上边界21上方。在该代表性实施例中，多晶层20完全设于浅沟槽隔离区12及隔离沟槽30下方。更具体地说，浅沟槽隔离区12的下边界14可在多晶层20的上边界21与浅沟槽隔离区12的顶部表面13之间沿垂直方向设置。多晶层20可具有如所示那样的基本均匀的厚度，或者，替代地，具有随位置变化的厚度，例如在与浅沟槽隔离区12重叠之处具有较大的厚度。在实施例中，多晶层20可在下边界14处与浅沟槽隔离区12直接接触。在替代实施例中，多晶层20可与浅沟槽隔离区12重叠，浅沟槽隔离区12的下边界14在多晶层20的下边界19与上边界21之间沿垂直方向设置。
21.请参照图3，其中，类似的附图标记表示图2中类似的特征，且在该制程方法的下一制造阶段，利用光刻及蚀刻制程在浅沟槽隔离区12中图案化沟槽22。为此，在浅沟槽隔离区12上方通过光刻制程形成蚀刻掩膜24。蚀刻掩膜24包括位于沟槽22的预定位置处的开口。采用蚀刻制程(例如反应离子蚀刻)蚀刻并移除位于蚀刻掩膜24中的该开口的区域上方的浅沟槽隔离区12的该介电材料。
22.沟槽22部分地穿过浅沟槽隔离区12，以将浅沟槽隔离区12的该介电材料的部分设为位于沟槽22的底部与浅沟槽隔离区12的下边界14之间的下边缘。在此方面，沟槽22具有位于浅沟槽隔离区12的下边界14与半导体衬底10的顶部表面11之间的深度d2处的下边界23。在此方面，相对于半导体衬底10的顶部表面11，深度d2小于深度d1(图1)。形成沟槽22的该蚀刻制程可经控制(例如，定时)以避免完全穿过浅沟槽隔离区12并由此提供较低的边缘。浅沟槽隔离区12的部分还横向环绕或围绕沟槽22，以在沟槽22的侧边缘与半导体衬底10之间提供介电材料的横向边缘。
23.请参照图4、4a，其中，类似的附图标记表示图3中类似的特征，且在该制程方法的下一制造阶段，本体区26形成于沟槽22中并嵌埋于浅沟槽隔离区12中。本体区26包含多晶半导体材料，例如多晶硅。在一个实施例中，为形成本体区26，可通过化学气相沉积来沉积构成多晶半导体材料的层，并通过化学机械抛光来抛光该沉积的层。本体区26具有可与浅沟槽隔离区12的顶部表面13共面或基本共面的顶部表面25。本体区26的顶部表面25也可与半导体衬底10的顶部表面11共面或基本共面。
24.本体区26通过浅沟槽隔离区12的部分与多晶层20完全隔开。多晶层20位于浅沟槽隔离区12及本体区26下方，且浅沟槽隔离区12的此部分的介电材料位于多晶层20与本体区
26之间。本体区26具有下边界，其与沟槽22的下边界23(图3)重合并朝向半导体衬底10的顶部表面11沿垂直方向与浅沟槽隔离区12的下边界14隔开。浅沟槽隔离区12的部分横向围绕本体区26。浅沟槽隔离区12的这些围绕的部分穿过半导体衬底10延伸至位于多晶层20与本体区26之间的浅沟槽隔离区12的部分。因此，主体区26设于由围绕本体区26的浅沟槽隔离区12的不同部分提供的介电材料桶中。暴露本体区26的顶部表面25，以供额外处理。
25.请参照图5，其中，类似的附图标记表示图4中类似的特征，且在该制程方法的下一制造阶段，可通过前端工艺制程制造开关场效应晶体管40作为本体区26中的装置结构。开关场效应晶体管40可包括位于本体区26的顶部表面25上方的栅极44以及形成于本体区26中的源/漏区46。栅极44可包括例如可通过图案化重掺杂多晶硅的沉积层而形成的多个指叉(finger)，且源/漏区46可通过例如n型掺杂物的离子注入或扩散形成。开关场效应晶体管40可包括其它元件，例如位于栅极44的该指叉与本体区26之间的栅极介电质、环状(halo)区、以及延伸区。在一个实施例中，开关场效应晶体管40可被部署于射频集成电路中。
26.接着执行中间工艺制程及后端工艺制程，其包括形成与开关场效应晶体管40耦接的互连结构的接触、过孔、以及线路。
27.半导体衬底10可充当后栅极(back gate)，可向其施加偏置，以提供部分耗尽的本体区26或全耗尽的本体区26。替代开关场效应晶体管40，可利用本体区26形成不同类型的装置结构，例如堆叠式n型场效应晶体管/p型场效应晶体管组合。
28.利用包含多晶半导体的本体区26形成开关场效应晶体管40，而不是在半导体衬底10的该单晶半导体材料中形成。
29.多晶半导体材料的本体区26以及围绕本体区26的浅沟槽隔离区12的该部分可组合为提供开关场效应晶体管40在小沟道长度下的低谐波失真。多晶层20也可有助于进一步降低谐波失真。
30.上述方法用于集成电路芯片的制造。制造者可以原始晶片形式(例如，作为具有多个未封装芯片的单个晶片)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。在后一种情况中，该芯片设于单芯片封装件中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。
31.本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的 /
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10％。
32.本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“横向”是指在该水平平面内的方向。
33.与另一个特征“连接”或“耦接”的特征可与该另一个特征直接连接或耦接，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦接”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦
接”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。
34.对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。