半导体装置及其形成方法与流程

1.本技术涉及半导体领域，且特定来说涉及一种半导体装置及其形成方法。


背景技术：

2.举例来说，在例如动态随机存取存储器(下文称为dram)等半导体装置中，在一些情况下设置处于金属互连件之间的具有低介电常数的低k膜以减小互连件之间的电容并且实现电路的高速操作。
3.然而，虽然在过去一直使用sio2作为用于cu互连件的层间膜且si3n4沉积在cu互连件上方以防止cu扩散，但最近(例如)sioc和sicn正用作具有更低介电常数的膜。在以下描述中，sioc及sicn统称为低k膜。这些低k膜与氧化硅膜和氮化硅膜相比具有较低粘附性，此外，所述材料还易碎。出于这些原因，当分割上面形成有例如dram等半导体元件的半导体晶片以将半导体晶片分成个别半导体芯片时，分割引起的裂缝有时在低k膜和膜界面(sio2/sioc、sioc/sicn、sicn/sio2)中传播并且到达半导体装置的元件形成区，借此降低半导体装置的良率。


技术实现要素：

4.在一个方面中，本技术提供一种半导体装置，所述半导体装置包括：半导体衬底；第一绝缘膜和第二绝缘膜，其设置于所述半导体衬底上方；低k膜，其设置于所述第一绝缘膜和所述第二绝缘膜之间；元件形成区，在其中在所述半导体衬底中形成电路中包含的元件；划线区，其设置在所述元件形成区周围；切割部分，其设置在所述划线区的外周边上；以及凹槽，其形成于所述切割部分和所述元件形成区之间，其中所述凹槽穿透所述低k膜。
5.在另一方面中，本技术进一步提供一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个元件形成区和设置于所述元件形成区之间的划线区，所述方法包括：形成第一绝缘膜；形成低k膜；形成第二绝缘膜；以及在所述划线区中在所述元件形成区附近形成穿透所述低k膜的凹槽。
6.在又一方面中，本技术进一步提供一种制造半导体装置的方法，所述半导体装置包含以矩阵布置的多个元件形成区和设置于所述元件形成区之间的划线区，所述方法包括：形成第一绝缘膜；形成低k膜；形成第二绝缘膜；在所述第二绝缘膜上形成第三绝缘膜；在所述划线区的邻近于所述元件形成区的末端处形成深度不到达所述低k膜的上表面的凹槽；形成经图案化以在所述划线区上方留下开放空间的覆盖膜；以及使用所述覆盖膜作为掩模，执行各向异性干式蚀刻以移除所述第三绝缘膜，且进一步直至所述凹槽穿透所述划线区中的所述低k膜。
附图说明
7.图1是示出根据第一实施例的半导体装置的布局的示意性配置的一个实例的平面图。
8.图2是示出根据第一实施例的半导体装置的划线区的示意性配置的一个实例的平面图。
9.图3是示出根据第一实施例的半导体装置的划线区的示意性配置的一个实例的纵向截面。
10.图4a是示出根据第一实施例的半导体装置的存储器单元区的示意性配置的一个实例的纵向截面。
11.图4b是示出根据第一实施例的半导体装置的外围电路部分的示意性配置的一个实例的纵向截面。
12.图5是示出根据第一实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面。
13.图6是示出根据第一实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面，且是示出遵循图5的步骤的一个实例的图式。
14.图7a是示出半导体装置的示意性配置的一个实例的平面图。图7b是示出沿着图7a中的线y
‑
y的部分的示意性配置的一个实例的纵向截面。
15.图8是示出根据第二实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面。
16.图9是示出根据第二实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面，且是示出遵循图8的步骤的一个实例的图式。
17.图10是示出根据第三实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面。
18.图11是示出根据第三实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面，且是示出遵循图10的步骤的一个实例的图式。
19.图12是示出根据第三实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面，且是示出遵循图11的步骤的一个实例的图式。
20.图13是示出根据第四实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面。
21.图14是示出根据第四实施例的制造半导体装置的方法的中间步骤的一个实例的纵向截面，且是示出遵循图13的步骤的一个实例的图式。
22.图15是示出形成于划线区中的凹槽的示意性配置的一个实例的平面图。
23.图16是示出形成于划线区中的凹槽的示意性配置的一个实例的平面图。
24.图17是示出形成于划线区中的凹槽的示意性配置的一个实例的平面图。
具体实施方式
25.下文将参考附图来详细解释本发明的各种实施例。以下详细描述参考附图，附图借助于说明展示其中可以实践本发明的特定方面和实施例。这些实施例经充分详细描述以使所属领域的技术人员能够实践本发明。应理解，在不脱离本发明的范围的情况下，可以利用其它实施例并且可以作出结构、逻辑和电气改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。
26.(第一实施例)
27.将参考图1到3、图4a和4b、图5、图6以及图7a和7b描述第一实施例。在以下描述中，dram被给定为半导体装置的实例。图1是示出形成于半导体晶片100上的多个元件形成区3和划线区2的布局的示意性配置的平面图。
28.图1中所示出的半导体晶片100被示出为处于通过分割步骤切割半导体晶片之前的状态，或换句话说，在将半导体晶片分成个别半导体芯片之前的状态。在半导体晶片100中，所述多个元件形成区3具有矩形形状，且以矩阵布置。在元件形成区3中，安置形成dram的晶体管，或替代地，形成例如导电互连件等电路元件。划线区2安置在元件形成区3中的每一个周围。
29.划线区2对应于用于将半导体晶片100分成个别半导体装置1的切割区，如图7a中所示出。如图2中所示出，横跨划线区2的宽度的方向被称作宽度方向e。划线区2具备限定宽度方向e的预定宽度。划线区2在正交于宽度方向e的方向上延伸。在划线区2中，与宽度方向e成直角的方向被称作纵向方向f。
30.在图3中，在划线区2的中心部分中示出切割部分60。在稍后的分割步骤中形成切割部分60。在划线区2的近似中心中形成切割部分60。
31.图2是图1中的区a的放大视图，且是示出第一实施例中例示的划线区2的示意性配置的一个实例的图式。图2是平面图。图3是沿着图2中的线x
‑
x的部分的纵向截面。
32.如图2中所示出，电极衬垫4设置于划线区2中。划线区2具备用于测量例如所制造半导体装置1的电特性等性质的测试元件群组(下文称为teg)。电极衬垫4电连接到teg。在teg的测量期间，通过使连接到测量仪器的测量探测器对接电极衬垫4来测量teg的电特性。电极衬垫4含有导电材料。举例来说，电极衬垫4含有例如铝(al)等金属。电极衬垫4还可含有设置在金属电极上方和下方的阻挡金属。
33.如图2中所示出，在设置于元件形成区3之间的划线区2中，凹槽6定位在划线区2的宽度方向e中的末端附近，且设置为在划线区2的纵向方向f上线性地延伸。凹槽6安置在电极衬垫4的宽度方向e中的外侧上。举例来说，考虑到分割步骤中的切割部分60的未对准来决定凹槽6的位置。凹槽6安置于划线区2的末端处在接近元件形成区3的位置处，使得切割部分60不定位成相比于凹槽6朝向元件形成区3更接近。
34.如图3中所示出，在划线区2和元件形成区3中，绝缘膜12、绝缘膜14、第一绝缘膜16、低k膜17、第二绝缘膜26和第三绝缘膜28按以上次序从半导体衬底10向上堆叠于半导体衬底10上。低k膜17设置于第一绝缘膜16与第二绝缘膜26之间。本文中，低k膜意味着与在cu互连件之间使用的氧化硅膜和沉积于cu互连件上以防止cu扩散的氮化硅膜相比具有更低介电常数(k)的膜。
35.如图3中所示出，凹槽6形成为使得横截面是具有敞开的顶部的矩形。凹槽6穿透低k膜17，且凹槽6的底部61形成为定位在低k膜17下方。底部61还可形成有圆形曲率。在划线区2中，低k膜17由凹槽6划分以便在划线区2的宽度方向e中不连续。凹槽6安置成相比于切割部分60更接近元件形成区3。低k膜17安置于切割部分60与元件形成区3之间。
36.在第一实施例中，低k膜17是含有第一低k膜18、第二低k膜20、第三低k膜22和第四低k膜24的堆叠膜。第一低k膜18和第三低k膜22含有例如碳掺杂氧化硅膜(sioc膜)。第二低k膜20和第四低k膜24是能够防止cu扩散的膜，且含有例如氮掺杂碳化硅膜(sicn膜)。sioc
和sicn作为实例给定，且具有低介电常数的某一其它低k材料可用作低k膜17。此外，低k膜17不必限于以上配置，且还可为含有更多低k膜的堆叠膜。以上膜配置描述为在稍后描述的第二到第五实施例中是类似的。
37.图4a是示出元件形成区3中的一个中的dram的存储器单元区的示意性配置的一个实例的纵向截面。图4b是示出元件形成区3中的一个中的dram的外围电路区的示意性配置的一个实例的纵向截面。如图4a和4b中所示出，元件形成区3具备形成dram的各个元件和导电互连件。
38.在图4a中，例如绝缘膜12、存储器元件34、第一绝缘膜16、第一金属互连件40、第二金属互连件42、低k膜18、20、22和24、第三金属互连件44、第二绝缘膜26、上部互连件46、第三绝缘膜28和聚酰亚胺膜30等组件设置在半导体衬底10上。低k膜18、20、22和24设置于第一金属互连件40和第二金属互连件42之间、旁边、下方和上方。存储器元件34包含例如选择晶体管32和电容器33等组件。
39.在图4b中，例如绝缘膜12、外围电路晶体管50、接触件50a、金属膜50b、金属膜50c、连接电极52、第一绝缘膜16、第一金属互连件40、第二金属互连件42、低k膜18、20、22和24、第三金属互连件44、第二绝缘膜26、上部互连件46、第三绝缘膜28和聚酰亚胺膜30等组件设置于半导体衬底10上。低k膜18、20、22和24设置于第一金属互连件40和第二金属互连件42之间和旁边。外围电路晶体管50经由接触件50a、金属膜50b、金属膜50c和连接电极52电连接到第一金属互连件40。
40.应注意，在划线区2中，因为未设置第二金属互连件42和第三金属互连件44，所以低k膜18、20、22和24堆叠以形成低k膜17，如图3等中所示出。
41.第一绝缘膜16是安置于存储器元件34和外围电路晶体管50以及第一金属互连件40之间的层间绝缘膜。第二绝缘膜26是安置于第三金属互连件44与上部互连件46之间的层间绝缘膜。
42.接下来，将参考图5、6和3描述根据第一实施例的制造半导体装置1的方法。首先，如图5中所示出，绝缘膜12、绝缘膜14、第一绝缘膜16、低k膜17、第二绝缘膜26和第三绝缘膜28形成于半导体衬底10上。因为低k膜17是低k膜18、20、22和24的堆叠膜，且因为低k膜17形成于元件形成区3中的金属互连件40、42和44之间，所以实际上还执行形成金属互连件40、42和44的步骤。
43.对于半导体衬底10，可例如使用单晶硅衬底。绝缘膜12、绝缘膜14、第一绝缘膜16和第二绝缘膜26是例如氧化硅膜。这些氧化硅膜还可含有例如磷或硼等物质。第三绝缘膜28包含例如氮化硅膜。在图5中，低k膜17包含低k膜18、20、22和24的堆叠膜。举例来说，这些膜通过化学气相沉积形成。如图5中所示出，其中形成有例如dram存储器单元和外围电路等组件的元件形成区3安置于划线区2的任一侧上。
44.接下来，如图6中所示出，形成经图案化以在凹槽6的形成区上方留下开放空间的光致抗蚀剂56。接下来，通过使用光致抗蚀剂56作为掩模来执行各向异性干式蚀刻。通过这种布置，连续地蚀刻去除第三绝缘膜28、第二绝缘膜26、低k膜17和第一绝缘膜16的一部分，且形成凹槽6。举例来说，可通过设定适当蚀刻时间来控制凹槽6的深度。举例来说，还可通过借助于监视蚀刻反应气体的组成的改变决定何时停止蚀刻来控制凹槽6的深度。
45.接下来，如图3中所示出，移除光致抗蚀剂56，且在此之后，形成经图案化以在划线
区2上方留下开放空间的聚酰亚胺膜30。接下来，使用聚酰亚胺膜30作为掩模来执行干式蚀刻，借此移除划线区2中的第三绝缘膜28。此时，在元件形成区3中，通过移除接合衬垫部分中的第三绝缘膜28来形成用于接合衬垫部分(未示出)的空间。提供聚酰亚胺膜30作为用于保护半导体装置1的表面的覆盖膜。接下来，在划线区2中，使用叶片分割、隐形分割或某一其它分割方法来执行分割步骤，且切割半导体衬底10。根据上文，可制造类似于图7a中所示出的半导体装置的个别地分离的半导体装置1。在此之后，尽管图式中未示出，但每一半导体装置1可组装于封装中以制造准备好商业分配的半导体产品。
46.半导体装置1在划线区2的近似中心中经切割。经切割的区域变成切割部分60。每一半导体装置1的边缘为切割部分60。在每一半导体装置1中，在元件形成区3中的一个周围设置划线区2。在每一半导体装置1中，凹槽6安置于切割部分60和元件形成区3之间。切割部分60限定半导体装置1的轮廓。
47.根据上文所描述的第一实施例，展现以下效果。
48.在每一半导体装置1中，划线区2安置于切割部分60和元件形成区3之间。换句话说，低k膜17被划分且在切割部分60和元件形成区3之间不连续。通过这种布置，分割步骤期间切割部分60中产生的裂缝的传播停止。因此，阻止裂缝到达元件形成区3，且改进半导体装置1的良率。
49.(第二实施例)
50.接下来，将使用图5、8和9描述第二实施例。与第一实施例共同共享的元件以类似符号表示，且省略详细描述。首先，下文描述根据第二实施例的制造半导体装置的方法。在根据第二实施例的制造半导体装置的方法中，首先，执行第一实施例的图5中示出的步骤。
51.接下来，如图8中所示出，形成经图案化以在凹槽6的形成区上方留下开放空间的光致抗蚀剂56。接下来，通过使用光致抗蚀剂56作为掩模来执行各向异性干式蚀刻。通过这种布置，凹槽6的形成区的蚀刻继续穿过第三绝缘膜28且部分地穿过第二绝缘膜26，从而形成凹槽62。凹槽62不穿透低k膜17。凹槽62的底部定位于低k膜17上方。举例来说，可通过设定适当蚀刻时间来控制凹槽62的深度。举例来说，还可通过借助于监视蚀刻反应气体的组成的改变决定何时停止蚀刻来控制凹槽6的深度。
52.接下来，如图9中所示出，移除光致抗蚀剂56，且在此之后，形成经图案化以在划线区2上方留下开放空间的聚酰亚胺膜30。接下来，通过使用聚酰亚胺膜30作为掩模来执行干式蚀刻。在此蚀刻步骤中，在凹槽62中，第三绝缘膜28和第二绝缘膜26的一部分已经被蚀刻去除，且因此蚀刻第二绝缘膜26的剩余部分、低k膜17和第一绝缘膜16的一部分。通过这种布置，形成凹槽6。另一方面，在凹槽62外部的划线区2中，移除第三绝缘膜28，且随后蚀刻第二绝缘膜26。划线区2中的第二绝缘膜26的顶面从第三绝缘膜28的形成位置向下定位深度d。
53.根据上述步骤，形成凹槽6穿透低k膜17且在宽度方向e中划分低k膜17。根据此些步骤，因为当形成聚酰亚胺膜30时存在具有相对小的纵横比的凹槽6，所以聚酰亚胺膜30不大可能保持在凹槽6内部。
54.接下来，类似于第一实施例，通过执行分割步骤在划线区2中切割半导体衬底10。根据上文，可制造类似于图7a中所示出的半导体装置的个别地分离的半导体装置1。在此之后，尽管图式中未示出，但每一半导体装置1可组装于封装中以制造准备好商业分配的半导
体产品。
55.在每一半导体装置1中，划线区2的顶面从第三绝缘膜28向下安置深度d。否则，配置类似于第一实施例。根据上文所描述的第二实施例，获得类似于第一实施例的效果。
56.(第三实施例)
57.接下来，将使用图10、11和12描述第三实施例。与第一和第二实施例共同共享的元件以类似符号表示，且省略详细描述。下文中，将描述根据第三实施例的制造半导体装置的方法。在根据第三实施例的制造半导体装置的方法中，如图10中所示出，绝缘膜12、绝缘膜14、第一绝缘膜16、低k膜17和第二绝缘膜26形成于半导体衬底10上。在此之后，接合衬垫48形成于元件形成区3的第二绝缘膜26上。举例来说，接合衬垫48含有例如铝(al)等金属。接下来，第三绝缘膜28形成于第二绝缘膜26和接合衬垫48上。因为低k膜17是低k膜18、20、22和24的堆叠膜，且因为低k膜17形成于元件形成区3中的金属互连件40、42和44之间，所以实际上还执行形成金属互连件40、42和44的步骤。
58.接下来，如图11中所示出，形成经图案化以在接合衬垫48上方和划线区2上方留下开放空间的聚酰亚胺膜30。随后，经图案化以在凹槽6的形成区上方和接合衬垫48上方留下开放空间的光致抗蚀剂56形成于聚酰亚胺膜30上。
59.接下来，如图12中所示出，通过使用光致抗蚀剂56作为掩模来执行各向异性干式蚀刻。利用此蚀刻，移除接合衬垫48的顶部上的第三绝缘膜28以在第三绝缘膜28中形成开口49，从而暴露接合衬垫48的顶面。同时，在划线区2中，移除凹槽6区上方的第三绝缘膜28。
60.此外，随着上述蚀刻继续，蚀刻不推进到接合衬垫48中，因为举例来说接合衬垫48使用例如铝(al)等金属形成。另一方面，在凹槽6区中，蚀刻推进经过第三绝缘膜28，连续地移除第二绝缘膜26、低k膜17和第一绝缘膜16的一部分，且形成凹槽6。举例来说，可通过设定适当蚀刻时间来控制凹槽6的深度。举例来说，还可通过借助于监视蚀刻反应气体决定何时停止蚀刻来控制凹槽6的深度。
61.接下来，移除光致抗蚀剂56，且在划线区2中通过执行分割步骤来切割半导体衬底10。根据上文，可制造类似于图7a中所示出的半导体装置的个别地分离的半导体装置1。在此之后，尽管图式中未示出，但通过在每一接合衬垫48上执行线接合且另外将每一半导体装置1组装到封装中，可制造准备好商业分配的半导体产品。
62.根据上文所描述的第三实施例，获得类似于第一实施例的效果。并且，根据第三实施例，因为形成凹槽6的步骤和在接合衬垫48上方形成开口49的步骤可同时执行，所以用于制造半导体装置1的步骤的数目可减少，且半导体装置1的制造成本可减小。
63.(第四实施例)
64.接下来，将使用图10、13和14描述第四实施例。与第一、第二和第三实施例中的任一个共同共享的元件以类似符号表示，且省略详细描述。下文中，将描述根据第四实施例的制造半导体装置的方法。在根据第四实施例的制造半导体装置的方法中，创建图10中示出且在第三实施例中描述的配置。
65.接下来，如图13中所示出，形成经图案化以在接合衬垫48上方和划线区2上方留下开放空间的聚酰亚胺膜30。随后，经图案化以在凹槽6的形成区上方留下开放空间的光致抗蚀剂56形成于聚酰亚胺膜30上。在此情况下，接合衬垫48上方的光致抗蚀剂56形成为具有比其它区薄的膜厚度。
66.下文描述的技术可用于在接合衬垫48上形成薄光致抗蚀剂56。对应于接合衬垫48的部分中的曝光掩模的遮光部分含有半色调材料。半色调材料是部分透射光的材料。如果此曝光掩模用于使光致抗蚀剂56曝光，则对应于含有半色调材料的遮光部分的接合衬垫48上的光致抗蚀剂被曝光小于其中不形成遮光部分的区，且因此形成薄光致抗蚀剂56。通过这种布置，薄光致抗蚀剂56可形成于接合衬垫48上。
67.接下来，如图14中所示出，通过使用光致抗蚀剂56作为掩模来执行各向异性干式蚀刻。利用干式蚀刻，接合衬垫48上的光致抗蚀剂56被蚀刻去除且其膜厚度逐渐减小。随后，当接合衬垫48上的光致抗蚀剂56被移除时，通过蚀刻移除接合衬垫48上的第三绝缘膜28。通过这种布置，在接合衬垫48上方形成开口49，从而暴露接合衬垫48的顶面。
68.同时，在划线区2中，蚀刻推进，因为凹槽6区中不存在光致抗蚀剂56。在凹槽6区中，蚀刻推进经过第三绝缘膜28，连续地移除第二绝缘膜26、低k膜17和第一绝缘膜16的一部分，且形成凹槽6。举例来说，可通过设定适当蚀刻时间来控制凹槽6的深度。举例来说，还可通过借助于监视蚀刻反应气体决定何时停止蚀刻来控制凹槽6的深度。
69.接下来，移除光致抗蚀剂56，且在划线区2中通过执行分割步骤来切割半导体衬底10。根据上文，可制造类似于图7a中所示出的半导体装置的个别地分离的半导体装置1。在此之后，尽管图式中未示出，但通过在每一接合衬垫48上执行线接合且另外将每一半导体装置1组装到封装中，可制造准备好商业分配的半导体产品。
70.根据上文所描述的第四实施例，获得类似于第三实施例的效果。并且，根据第四实施例，因为在形成凹槽6的步骤期间通过光致抗蚀剂56保护接合衬垫48的顶部，所以接合衬垫48的顶面暴露于蚀刻环境较短时间。出于此原因，对接合衬垫48的蚀刻损坏可减小。并且，因为可抑制电荷从蚀刻环境到接合衬垫48的传递，所以可抑制例如接合衬垫48和连接到接合衬垫48的元件的电介质击穿等现象，且半导体装置1的良率可得以改进。
71.(第五实施例)
72.接下来，将使用图15、16和17描述第五实施例。在根据第五实施例的半导体装置1中，公开凹槽6的三个示例性配置。作为第一示例性配置，凹槽6可具有组合在纵向方向上延伸的三个窄凹槽6a与在宽度方向e中延伸的窄凹槽6b以形成梯子形状的配置，如图15中所示出。作为第二示例性配置，凹槽6可具有这样的配置：在纵向方向f上具备预定长度的窄凹槽6c以交错布置组合，如图16中所示出。作为第三示例性配置，凹槽6可包含在纵向方向f上延伸的三个窄凹槽6d。上述三个实例中说明的窄凹槽6a、6b、6c和6d中的每一个被配置成穿透低k膜17且在宽度方向e中划分低k膜17。
73.在第一到第四实施例中，凹槽6包含单个宽凹槽。相比而言，在第五实施例中，凹槽6包含具有短宽度的多个窄凹槽6a、6b、6c和6d的组合。以此方式，根据第五实施例，在元件形成区3中，凹槽6被配置成使得所述多个窄凹槽6a、6b、6c和6d安置于宽度方向e中。通过采用此配置，所述多个窄凹槽6a、6b、6c和6d在从切割部分60到元件形成区3的区中划分低k膜17。根据此配置，有可能增加制止切割部分60中产生的裂缝传播到元件形成区3的概率。因此，可进一步抑制切割部分60中产生的裂缝到元件形成区3的传播。
74.如上所述，将dram描述为根据各种实施例的半导体装置1的实例，但是以上描述仅是一个实例，而不意图限于dram。举例来说，除dram外的例如静态随机存取存储器(sram)、快闪存储器、可擦除可编程只读存储器(eprom)、磁阻随机存取存储器(mram)和相变存储器
等存储器装置也可被应用作为半导体装置1。此外，举例来说，除存储器外的包含例如微处理器和专用集成电路(asic)等逻辑ic的装置也可被应用作为根据前述实施例的半导体装置1。
75.尽管已经在某些优选实施例和实例的上下文中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出具体公开的实施例到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于所属领域的技术人员来说将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，且这些组合或子组合仍落入本发明的范围内。应理解，所公开实施例的各种特征和方面可彼此组合或替代彼此以便形成所公开的发明的变化模式。因此，希望本文中所公开的本发明的至少一些的范围不应受上文所描述的特定的所公开实施例的限制。