半导体器件及其形成方法与流程

1.本发明的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体集成电路(ic)行业经历了指数增长。ic材料和设计的技术进 步已经产生了多代ic，其中每一代都具有比上一代更小和更复杂的电路。 在ic发展过程中，功能密度(即每个芯片面积的互连器件的数量)普遍增 大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线)减小。
3.这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
4.这种按比例缩小也增加了处理和制造ic的复杂性。
5.例如，随着集成电路(ic)技术向更小的技术节点发展，已经引入多 栅极器件以通过增加栅极
‑
沟道耦接、降低关态电流和减小短沟道效应(sce) 来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上 方的栅极结构的器件或其部分。鳍式场效应晶体管(finfet)和多桥沟道 (mbc)晶体管是多栅极器件的示例，它们已成为高性能和低泄漏应用的 流行和有前景的候选。finfet具有由多于一侧上的栅极包裹的升高的沟道 (例如，栅极包裹从衬底延伸的半导体材料的“鳍”的顶部和侧壁)。mbc 晶体管具有可以在沟道区域周围部分或完全延伸的栅极结构，以在两侧或 多侧上提供对沟道区域的访问。由于其栅极结构围绕沟道区域，因此mbc 晶体管也可以称为围绕栅晶体管(sgt)或全环栅(gaa)晶体管。mbc 晶体管的沟道区域可以由纳米线、纳米片、其他纳米结构和/或其他合适的 结构形成。沟道区域的形状也给予了mbc晶体管可选名称，诸如纳米片晶 体管或纳米线晶体管。随着按比例缩小的继续，mbc晶体管可能无法提供 令人满意的驱动电流。因此，虽然传统的多栅极结构对于它们的预期目的 通常已经足够，但它们不是在所有方面都已令人满意。


技术实现要素：

6.本发明的实施例提供了一种形成半导体器件的方法，包括：提供具有 半导体结构的工件；在所述半导体结构上方沉积二维(2d)材料层；形成 电连接至所述半导体结构与所述二维材料层的源极部件与漏极部件，其中， 所述源极部件与所述漏极部件包括半导体材料；以及在所述二维材料层上 方形成栅极结构，并且所述栅极结构介于所述源极部件与所述漏极部件之 间，其中，所述栅极结构、所述源极部件、所述漏极部件、所述半导体结 构和所述二维材料层配置为形成场效应晶体管，并且其中，所述半导体结 构和所述二维材料层分别用作所述源极部件和所述漏极部件之间的第一沟 道和第二沟道。
7.本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成 包括交替配置的第一半导体层和第二半导体层的半导体堆叠件，其中，所 述第一半导体层和所述第二半导体层的组分不同；在所述第二半导体层上 沉积二维(2d)材料层；形成电连接至所述第二半导体层与所述二维材料 层的源极部件与漏极部件，其中，所述源极部件与所述漏极部
件包括半导 体材料；选择性地去除所述第一半导体层；以及在所述二维材料层上方形 成栅极结构，并且所述栅极结构延伸以包裹每个所述第二半导体层。
8.本发明的又一实施例提供了一种半导体器件，包括：沟道构件，包括 第一沟道层和位于所述第一沟道层上方的第二沟道层；栅极结构，位于所 述沟道构件上方；以及半导体材料的源极部件和漏极部件，其中，所述第 一沟道层包括硅、锗、iii
‑
v族半导体或ii
‑
vi族半导体，其中，所述第二 沟道层包括二维材料，其中，所述二维材料包括石墨烯、硫化钨(ws2)、 碲化钨(wte2)、硒化钨(wse2)、硫化钼(mos2)、碲化钼(mote2)、 黑磷或硒化钼(mose2)，并且所述源极部件和所述漏极部件的所述半导体 材料电连接至所述第一沟道层和所述第二沟道层。
附图说明
9.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强 调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的 目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
10.图1示出了根据本发明的一个或多个方面的半导体器件的立体图。
11.图2示出了根据本发明的一个或多个方面的制造半导体器件的第一方 法的流程图。
12.图3a至图3h示出了根据本发明的一个或多个方面的在图2中的第一 方法的各个制造阶段处的工件的局部截面图。
13.图4示出了根据本发明的一个或多个方面的制造半导体器件的第二方 法的流程图。
14.图5a至图5h示出了根据本发明的一个或多个方面的在图4中的第二 方法的各个制造阶段处的工件的局部截面图。
15.图6示出了根据本发明的一个或多个方面的制造半导体器件的第三方 法的流程图。
16.图7a至图7o示出了根据本发明的一个或多个方面的在图6中的第三 方法的各个制造阶段处的工件的局部截面图。
17.图8示出了根据本发明的一个或多个方面的制造半导体器件的第四方 法的流程图。
18.图9a至图9n示出了根据本发明的一个或多个方面的在图8中的第四 方法的各个制造阶段处的工件的局部截面图。
19.图10示出了根据本发明的一个或多个方面的制造半导体器件的第五 方法的流程图。
20.图11a至图11p示出了根据本发明的一个或多个方面的在图10中的 第五方法的各个制造阶段处的工件的局部截面图。
21.图12示出了根据本发明的一个或多个方面的制造半导体器件的第六 方法的流程图。
22.图13a至图13o示出了根据本发明的一个或多个方面的在图12中的 第六方法的各个制造阶段处的工件的局部截面图。
23.图14示出了根据本发明的一个或多个方面的制造半导体器件的第七 方法的流程图。
24.图15a至图15n示出了根据本发明的一个或多个方面的在图14中的 第七方法的各个制造阶段处的工件的局部截面图。
25.图16示出了根据本发明的一个或多个方面的制造半导体器件的第八 方法的流程图。
26.图17a至图17p示出了根据本发明的一个或多个方面的在图16中的 第八方法的各个制造阶段处的工件的局部截面图。
27.图18示出了根据本发明的一个或多个方面的制造半导体器件的第九 方法的流程图。
28.图19a至图19l示出了根据本发明的一个或多个方面的在图18中的 第九方法的各个制造阶段处的工件的局部截面图。
29.图20示出了根据本发明的一个或多个方面的半导体器件的截面图。
具体实施方式
30.以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例 或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅 是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成 第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可 以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件 和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重 复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指 示讨论的个实施例和/或配置之间的关系。
31.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、
ꢀ“
下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个 元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对 术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式 定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可 以同样地作相应地解释。更进一步地，除非另有说明，当用“约”、“近 似”等描述数值或数值范围时，该术语旨在涵盖在所描述数值的 /
‑
10％内 的数值。例如，术语“约5nm”涵盖从4.5nm到5.5nm的尺寸范围。
32.本发明总体上涉及多栅极晶体管和制造方法，并且更具体地涉及具有 沟道构件的多栅极晶体管，该沟道构件除了第一沟道层之外还包括由二维 材料形成的第二沟道层.
33.多栅极器件包括晶体管，该晶体管的栅极结构形成在沟道区域的至少 两侧上。多栅极器件的示例包括具有鳍结构的鳍式场效应晶体管(finfet) 和具有多个沟道构件的mbc晶体管。如上所述，mbc晶体管也可以称为 sgt、gaa晶体管、纳米片晶体管或纳米线晶体管。这些多栅极器件可以 是n型或p型。mbc晶体管包括其栅极结构或其部分形成在沟道区域的4 侧上(例如，围绕沟道区域的部分)的任何器件。根据本发明的mbc器件 可以具有设置在纳米线沟道构件、条形沟道构件、纳米片沟道构件、纳米 结构沟道构件、桥形沟道构件和/或其他合适的沟道配置中的沟道区域。随 着按比例缩小的继续，mbc晶体管中的沟道构件的尺寸可能无法支持令人 满意的驱动电流水平。
34.本发明提供了半导体器件的实施例，半导体器件的沟道构件包括由硅、 锗、iii
‑
v族半导体或ii
‑
vi族半导体形成的第一沟道层和由二维(2d)材 料形成的第二沟道层。第二沟道层配置为具有与第一沟道层的带隙类似的 带隙。这样，第一沟道层和第二沟道层可以同时导通。第二沟道层用作驱 动电流增幅器以增大半导体器件的整体驱动电流。由于第一沟道层和第二 沟道层的实施方式，本发明的半导体器件可以称为双沟道晶体管(dct)、 双沟道场效应晶体管(dcfet)或双模态场效应晶体管(dmfet)。dcfet 可以是平面器件、finfet或mbc晶体管。在本文中示出和描述了finfet 和mbc晶体管中的实施例。
35.现在将参考各种附图更详细地描述本发明的各个方面。图1示出了半 导体器件100的立体图，半导体器件100可以是finfet或mbc晶体管。 由于半导体器件100由工件形成，因此根据上下文的需要，可以将半导体 器件100称为工件100。如图1所示，半导体器件100包括衬底102。在一 个实施例中，衬底102可以是硅衬底。在一些其他实施例中，衬底102可 以包括其他半导体，诸如锗(ge)、硅锗(sige)、iii
‑
v族半导体材料或 ii
‑
vi族半导体材料。示例iii
‑
v族半导体材料可以包括砷化镓(gaas)、 磷化铟(inp)、磷化镓(gap)、氮化镓(gan)、磷砷化镓(gaasp)、 砷化铝铟(alinas)、砷化铝镓(algaas)、磷化镓铟(gainp)和砷化 铟镓(ingaas)。示例ii
‑
vi族半导体材料可以包括硒化镉(cdse)、硫 化镉(cds)、碲化镉(cdte)、硒化锌(znse)、硫化锌(zns)和碲化 锌(znte)。
36.图1中的半导体器件100包括一个或多个沟道构件(104，未在图1中 示出，但在图3g、图3h、图5g、图5h、图7m、图9m、图11n、图13m、 图15l、图17n、图19l和图20中示出)，沟道构件设置在从衬底102延 伸的基底部分104b上方。注意，图1中仅示出基底部分104b。由于存在 其他结构，沟道构件在图1中不可见。一个或多个沟道构件和基底部分104b 沿着x方向纵向延伸。半导体器件100还包括隔离相邻基底部分104b的 隔离部件106。每个基底部分104b包括跨越在两个源极和漏极(或源极/ 漏极)区域104sd之间的沟道区域104c。沟道构件设置在沟道区域104c 上方，并且源极和漏极(或源极/漏极)部件108设置在源极/漏极区域104sd 上方。沿着y方向(垂直于x方向)延伸的栅极结构设置在沟道区域104c 上方的沟道构件上方。栅极结构包括栅极堆叠件110和栅极间隔件层118。 栅极堆叠件110可以包括界面层112、位于界面层112上方的高k介电层 114和位于高k介电层114上方的栅电极116。在一些实施例中，栅极堆叠 件110可以通过栅极间隔件层118与源极/漏极部件108间隔开。
37.隔离部件106也可以称为浅沟槽隔离(sti)部件106。隔离部件106 可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k 电介质、它们的组合和/或其他合适的材料。源极/漏极部件108可以包括掺 杂有诸如磷(p)或砷化物(as)的n型掺杂剂或诸如硼(b)的p型掺杂 剂的半导体材料。用于源极/漏极部件108的半导体材料可以包括硅或硅锗。 在一个实施例中，当半导体器件100是n型时，源极/漏极部件108可以包 括硅并且可以掺杂有磷(p)。在另一个实施例中，当半导体器件100是p 型时，源极/漏极部件108可以包括掺杂有硼(b)的硅锗。
38.栅极堆叠件110的界面层112可以包括介电材料，诸如氧化硅、硅酸 铪或氮氧化硅。在一些实施例中，为了更好地连接二维材料，界面层112 可以包括六方氮化硼。栅极堆叠件110的高k介电层114可以包括高k介 电材料，高k介电材料的介电材料的介电常数大于二氧化硅的介电常数(为 约3.9)。在一些情况下，高k介电层114可以包括金属氧化物或金属氮化 物，诸如氧化铪、氧化锆、氧化锆铝、氧化铪铝、氧化铪硅、氧化铝、氧 化钛、氧化钽、
氧化镧、氧化钇、碳氮化钽、氮化锆、它们的组合或其他 合适的材料。在一些情况下，高k介电层114可以具有在约5nm与约30nm 之间的厚度。栅极堆叠件110的栅电极116可以包括单层或可选地多层结 构，诸如具有选择的功函数以增强器件性能(诸如降低阈值电压)的金属 层、衬里层、润湿层、粘合层、金属合金或金属硅化物的各种组合。例如， 栅电极116可以包括ti、ag、al、tialn、tac、tacn、tasin、mn、zr、 tin、tan、ru、mo、al、wn、cu、w、re、ir、co、ni、其他合适的金 属材料或它们的组合。栅极间隔件层118为介电层，并且可以为单层或多 层。在一些情况下，栅极间隔件层118可以包括氧化硅、碳氧化硅、碳氮 化硅、氮化硅、氧化锆、氧化铝、合适的低k介电材料或合适的介电材料。
39.取决于半导体器件100是finfet还是mbc晶体管，沟道构件可以由 衬底102单独形成或由衬底102上的外延层的堆叠件形成。当半导体器件 100是finfet时，沟道构件104可以类似于鳍，如图3g、图3h、图5g、 图5h、图7m、图9m、图19l和图20中代表性地示出的。当半导体器件 100是mbc晶体管时，沟道构件104可以类似于片或线，如图11n、图13m、 图15l和图17n中代表性地示出的。返回参考图1，无论沟道构件104的 形状如何，沟道构件104(图3g、图3h、图5g、图5h、图7m、图9m、 图11n、图13m、图15l、图17n、图19l和图20中示出)在栅极堆叠件 110的相对侧上的两个源极/漏极部件108之间延伸。
40.根据本发明，半导体器件100的沟道构件104包括由二维(2d)材料 形成的一个或多个层。此处，二维材料是指薄的(即，厚度在约1埃和约 30埃之间)并且仅沿着二维平面导电的半导体材料。二维材料仅沿着二维 平面导电，因为电荷载流子(诸如电子)只能沿着二维平面自由移动。在 一些情况下，二维材料也可以称为单层材料。本发明提供若干实施例，包 括图3g、图3h、图5g、图5h、图7m、图9m、图19l和图20中所示的finfet实施例以及图11n、图13m、图15l和图17n中所示的mbc晶体 管实施例。此外，本发明提供了用于制造这些实施例中的每个的几种方法。 例如，本发明提供图2所示的第一方法200、图4所示的第二方法300、图 6所示的第三方法400、图8所示的第四方法500、图10所示的第五方法 600、图12所示的第六方法700、图14所示的第七方法800、图16所示的 第八方法900和图18所示的第九方法930。这些方法仅是示例，并且不旨 在将本发明限制为其中明确说明的内容。可以在这些方法之前、期间和之 后提供附加步骤，并且对于方法的附加实施例，可以替换、消除或重排所 描述的一些步骤。为简单起见，本文并未详细描述所有步骤。下面结合沿 着图1中所示的截面i
‑
i’、j
‑
j’或k
‑
k’的局部截面图描述这些方法中的每种。 在这方面，下面结合图3a至图3h描述第一方法200。下面结合图5a至 图5h描述第二方法300。下面结合图7a至图7o描述第三方法400。下面 结合图9a至图9n描述第四方法500。下面结合图11a至图11p描述第五 方法600。下面结合图13a至图13o描述第六方法700。下面结合图15a 至图15n描述第七方法800。下面结合图17a至图17p描述第八方法900。 下面结合图19a至图19l描述第九方法930。
41.图2图示了用于制造finfet的第一方法200的流程图。参考图2和图 3a，第一方法200包括提供工件100的框202。如图3a所示，工件100 包括鳍结构103。图3a中的鳍结构103可以由衬底102形成并且从衬底102 连续地延伸。如上关于图1所述，鳍结构103沿着x方向纵向延伸。在一 些实施例中，鳍结构103可以包括硅(si)、锗(ge)、硅锗(sige)、 iii
‑
v族半导体材料或ii
‑
vi族半导体材料。在一些实施例中，鳍结构103 可以掺杂有掺杂剂，诸如磷(p)、砷化物(as)或硼(b)。鳍结构103 可以沿着y方向具有不同的厚度。
42.参考图2和图3b，第一方法200包括框204，其中在工件100上沉积 二维材料层1000。如图3b所示，在框204处，在鳍结构103上方沉积二 维材料层1000。在所描绘的实施例中，二维材料层为单层材料，诸如由单 层原子组成的晶体材料。在一些实施例中，二维材料层1000可以包括石墨 烯、硫化钨(ws2)、碲化钨(wte2)、硒化钨(wse2)、硫化钼(mos2)、 碲化钼(mote2)、硒化钼(mose2)、黑磷或与鳍结构103的半导体材料 具有基本能带对准的合适的二维材料。这里，基本能带对准是指鳍结构103 的带隙和二维材料的带隙重叠。材料的带隙是指材料的价带(ev)和材料 的导带(ec)之间的差。例如，硅具有
‑
5.17ev的价带、
‑
4.05ev的导带、
ꢀ‑
5.17ev和
‑
4.05ev之间的1.12ev的带隙。碲化钨(wte2)具有约
‑
4.5ev 的价带、约
‑
3.7ev的导带、
‑
4.5ev和
‑
3.7ev之间的0.8ev的带隙。在该示 例中，由于碲化钨的带隙与硅的带隙重叠，因此碲化钨和硅具有基本能带 对准。如鳍结构103，二维材料层可以掺杂有掺杂剂，诸如硫(s)、硒(se)、 碲(te)、锆(zr)、铪(hf)、钨(w)、钼(mo)、硼(b)、氧(o)、 氮(n)、碳(c)、硅(si)或锡(sn)。关于鳍结构103和二维材料层 1000，由于膜厚和掺杂引起的电子限制可能影响带隙并且因此影响带对准。 本发明设想使用电子限制和掺杂来调节带隙以实现鳍结构103和二维材料 层1000之间的带对准。可以通过用前述掺杂剂掺杂二维材料和/或通过使 用n型掺杂剂(诸如磷(p))或p型掺杂剂(诸如硼(b))掺杂鳍结构 103来实现鳍结构103和二维材料之间的带隙对准。
43.在一些实施例中，可以通过外延生长、化学气相沉积(cvd)、原子 层沉积(ald)或它们的组合在工件100上方沉积二维材料层1000。如图 3b所示，由于鳍结构103和衬底102由相同的材料形成，二维材料层1000 不仅沉积在鳍结构103的顶面和侧壁上，而且沉积在衬底102的顶面上。 在一些情况下，二维材料层1000的厚度可以在约1埃和约30埃之间，诸 如在约2埃和约10埃之间。与硅、锗、硅锗、iii
‑
v族半导体或ii
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vi族半 导体相比，二维材料层1000的二维材料由于其更高的反型电荷密度(qinv) 而具有更高的态密度(dos)。
44.参考图2和图3c，第一方法200包括形成隔离部件106的框206。在 一些实施例中，隔离部件106可以包括电介质材料，诸如氧化硅、氮化硅、 氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k电介质、它们的组合和/或 其他合适的材料。在示例工艺中，首先通过旋涂或cvd将隔离部件106的 介电材料毯式沉积在工件100上方。此后，在平坦化工艺(诸如化学机械 抛光(cmp)工艺)中平坦化毯式沉积的介电材料。然后，如图3c所示 选择性地凹进或回蚀刻平坦化的介电材料，使得鳍结构103上升到隔离部 件106之上。在框206处，因为隔离部件106是在沉积二维材料层1000之 后形成的，所以隔离部件106不与基底部分104b的侧壁和衬底102的顶面 直接接触。换句话说，隔离部件106通过二维材料层1000与基底部分104b 和衬底102间隔开。在图3c中，未由隔离部件106覆盖的二维材料层1000 和鳍结构103可以统称为沟道构件104。
45.参考图2和图3d，第一方法200包括形成伪栅极结构的框208。虽然 未明确示出，但是可以在框206处形成隔离部件106与框210处形成源极 和漏极部件108之间执行伪栅极结构的形成(将在下面描述)。在一些实 施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪栅极 结构的形成包括在沟道构件104上方形成伪栅极堆叠件1002，这进一步包 括伪栅极材料的沉积，以及图案化伪栅极材料以形成一个或多个伪栅极堆 叠件。框208还可以包括通过沉积栅极间隔件层118在伪栅极堆叠件1002 的侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如等离子体 蚀刻)回蚀刻栅极间隔件层118。如图3d所示，
在采用后栅极工艺的一些 实施例中，伪栅极堆叠件1002可以包括界面层112、高k介电层114和伪 栅电极1004，诸如多晶硅层。在采用后高k工艺的一些实施例中，伪栅极 堆叠件1002可以包括诸如氧化硅的介电层和诸如多晶硅层的伪栅电极 1004。
46.参考图2和图3e，第一方法200包括形成源极/漏极部件108的框210。 源极/漏极部件108的形成可以包括源极/漏极区域104sd的凹进，以及源 极/漏极部件108的外延生长。特别地，源极/漏极部件108包括一种或多种 半导体材料，以提供与沟道构件104(特别是二维材料层1000)更好的集 成，同时降低与沟道构件104的接触电阻。这是因为二维材料层1000具有 有限的厚度和减小的与源极/漏极部件的接触面积。在一些实施例中，源极 /漏极部件108包括掺杂有磷或砷的硅以用于n型fet或掺杂有硼的硅锗以 用于p型fet。稍后将根据各个实施例进一步描述源极/漏极部件108的形 成。在一些实施例中，可以掺杂位于栅极间隔件层118下方的二维材料层 1000的部分以形成轻掺杂源极/漏极(ldd)部件1010，可以通过在伪栅 电极1004的形成和栅极间隔件层118的形成之间实施的离子注入工艺形成 ldd部件1010。ldd部件1010掺杂有与源极/漏极部件108相同类型的掺 杂剂，但是掺杂剂浓度低于源极/漏极部件108的掺杂剂浓度。
47.参考图2和图3f，第一方法200包括框212，其中在沟道构件104上 方形成栅极堆叠件110。如上所述，栅极堆叠件110可以包括界面层112、 位于界面层112上方的高k介电层114和位于高k介电层114上方的栅电 极116。栅极堆叠件110的界面层112可以包括介电材料，诸如氧化硅、 硅酸铪或氮氧化硅。在一些实施例中，为了更好地交界二维材料，界面层 112可以包括六方氮化硼。栅极堆叠件110的高k介电层114可以包括高k 介电材料，高k介电材料的介电材料的介电常数大于二氧化硅的介电常数 (为约3.9)。在一些情况下，高k介电层114可以包括氧化铪、氧化锆、 氧化锆铝、氧化铪铝、氧化铪硅、氧化铝、氧化钛、氧化钽、氧化镧、氧 化钇、碳氮化钽、氮化锆、它们的组合或其他合适的材料。在一些情况下， 高k介电层114可以具有在约5nm与约30nm之间的厚度。栅极堆叠件110 的栅电极116可以包括单层或可选的多层结构，诸如具有选择的功函数以 增强器件性能的金属层(功函金属层)、衬里层、润湿层、粘合层、金属 合金或金属硅化物的各种组合。例如，栅电极116可以包括ti、ag、al、 tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、 cu、w、re、ir、co、ni、其他合适的金属材料或它们的组合。在一些实 施例中，界面层112可以通过热氧化形成或使用cvd或ald沉积。高k 介电层114可以使用cvd或ald沉积。栅电极116可以使用物理气相沉 积(pvd)、cvd、ald或化学镀来沉积。应该注意，界面层112和高k 介电层114共同用作栅极电介质，以通过栅极电极116控制沟道构件。
48.如图3f所示，栅极堆叠件110设置在包括鳍结构103和二维材料层 1000的沟道构件104上方。由于二维材料层1000和鳍结构103之间的基 本能带对准，栅极堆叠件110处的单个阈值电压可以激活鳍结构103中的 沟道以及二维材料层1000中的沟道。在这个意义上，隔离部件106之上的 鳍结构103用作第一沟道层，并且二维材料层1000用作第二沟道层。鳍结 构103中形成的沟道不与二维材料层1000中形成的沟道相互作用。这是由 于二维材料层1000的二维特性。因为二维材料层1000的二维晶体层通过 范德华力保持在一起，而不是价键，沿着垂直于二维晶面的方向的带隙可 能比沿着二维晶面的方向的带隙大几个数量级。由于鳍结构103不在二维 晶面中，大带隙将二维材料层1000与鳍结构103屏蔽，反之亦然。因此， 尽管二维材料层1000直接形成在鳍结构103上，但是鳍结构103和二维材 料
层1000提供了两个独立的沟道，这两个独立的沟道可以同时由相同的栅 极堆叠件110激活。因此，半导体器件100可以称为双沟道晶体管(dct)、 双沟道场效应晶体管(dcfet)或双模态场效应晶体管(dmfet)。因为 在鳍结构103中形成的沟道和二维材料层1000中形成的沟道中允许电流流 动，并且二维材料层1000沿着鳍结构103的侧壁延伸，所以与在沟道区域 中不具有二维材料层1000的类似半导体器件相比，有效沟道宽度可以增大 约1.8倍和2倍之间，并且导通电流也可以增大约1.8倍和2倍之间。
49.栅极堆叠件110的形成可以包括栅极替换，其中去除伪栅极堆叠件并 且由栅极堆叠件110替换。在一些实施例中，栅极堆叠件110的形成还可 以包括其他中间工艺，诸如在工件100上方沉积接触蚀刻停止层(cesl)， 在工件100上方沉积层间介电(ild)层，平坦化ild层以及去除伪栅极 堆叠件。伪栅极堆叠件的去除留下了由栅极间隔件层118限定的栅极沟槽。 在框210处形成的栅极堆叠件110设置在栅极沟槽中。栅极堆叠件110的 形成还可以包括在沉积之后的cmp工艺以将栅极材料填充到栅极沟槽中。 cmp工艺去除沉积在ild层上的过量栅极材料，并且平坦化工件的顶面。
50.现在参考图2和图3g，第一方法200包括执行进一步工艺的框214。 在一些实施例中，这种进一步工艺可以包括形成如图3g所示的源极/漏极 接触件(或源极/漏极金属部件)1006的形成、栅极接触件的形成、另一ild 层的形成、源极/漏极接触通孔的形成以及另一互连结构的形成。源极/漏极 金属部件1006可以通过金属沉积和图案化形成，图案化包括光刻工艺和蚀 刻。可选地，可以通过形成层间介电(ild)层；图案化ild层以形成开 口；将一种或多种金属沉积到ild层的开口中；以及执行cmp工艺来形 成源极/漏极金属部件1006。
51.可选地，如图3h所示，半导体器件100还可以包括设置在二维材料层1000下方的介电层1008。特别地，介电层1008介于第一沟道层(隔离部 件106之上的鳍结构103)和第二沟道层(二维材料层1000)之间。介电 层1008可以包括氧化硅、其他合适的介电材料或它们的组合。图3h中的 具有插入的介电层1008的半导体器件100可以通过任何合适的方法形成。 在一些实施例中，如下所述，修改第一方法200以形成图3h的半导体器件 100。框204包括在衬底上外延生长硅锗层；在硅锗层上外延生长硅层；然 后在硅层上外延生长二维材料层1000。框210包括图案化鳍结构103以在 源极/漏极区域104sd中形成沟槽；执行选择性蚀刻工艺以穿过沟槽去除硅 锗层；在沟槽中沉积介电层(诸如氧化硅)；然后执行外延生长以形成源 极和漏极部件108。选择性蚀刻工艺还可以包括选择性地氧化硅锗层和选 择性地蚀刻氧化的硅锗层。在可选实施例中，框210包括图案化鳍结构103 以在源极/漏极区域104sd中形成沟槽；执行选择性氧化工艺，以穿过沟槽 氧化硅锗层，从而形成氧化硅锗作为介电层1008；然后执行外延生长以形 成源极和漏极部件108。在一些实施例中，可以通过另一种方法形成介电 层1008，诸如方法930中描述的方法，特别是图18的框934。在本实施例 中，介电层1008提供一种操作模式，其中只有二维材料层1000用作相应 晶体管的单沟道。在进一步的实施例中，仅绝缘体上的单个2d沟道提供类 似于绝缘体上硅(soi)器件的器件行为。介电层1008为掩埋介电层，诸 如氧化硅或其他合适的介电材料，由于其强的短沟道效应(sce)并且不 适用于缩放的mosfet器件(诸如栅极长度小于15nm的fet)，具有适 当的厚度，以用于抑制底部硅平面器件(或第二沟道)的导通。因此，相 应的器件减少或消除了短沟道问题，特别是对于栅极长度小于15nm的缩 放场效应晶体管。在一些实施例中，介电层
1008包括范围在10nm和20nm 之间的厚度。在晶体管仅具有二维材料层1000作为单沟道层的一些实施例 中，二维材料层1000下方的鳍结构是介电鳍，以用作隔离部件以消除第二 沟道并且因此消除短沟道问题.
52.在一些实施例中，介电层1008提供多种操作模式，其中仅二维材料层 1000在低操作电压期间用作单沟道而在高操作电压期间用作双沟道，这取 决于介电层1008的厚度以及高压的幅度。
53.也可以使用与图4所示的第二方法300类似的方法来形成半导体器件 100。参考图4和图5a，第二方法300包括提供工件100的框302。由于工 件100已经在上面关于第一方法200进行描述，为简洁起见，此处省略工 件100的细节。
54.参考图4和图5b，第二方法300包括形成隔离部件106的框304。除 了在沉积二维材料层1000之前形成隔离部件106之外，框304处的操作类 似于第一方法200中的框206处的操作。为简洁起见，此处省略隔离部件 106的组分和形成的详细描述。如图5b所示，隔离部件106与基底部分104b 的侧壁和衬底102的顶面直接接触。在衬底102和隔离部件106之间没有 设置二维材料层1000。
55.参考图4和图5c，第二方法300包括框306，其中在鳍结构103上选 择性地沉积二维材料层1000。与第一方法200的框204处的操作不同，框 306处的二维材料层1000的沉积对鳍结构103是选择性的，并且二维材料 层1000基本上不在隔离部件106上方形成。在一些实施方式中，选择性沉 积可以在二维材料层1000不沉积在隔离部件106上的工艺温度下发生，隔 离部件106与二维材料层1000具有更大的晶格失配。相反，二维材料层 1000选择性地沉积在与二维材料层1000具有更小的晶格失配的鳍结构103 上。在一些实施例中，二维材料层1000可以包括石墨烯、硫化钨(ws2)、 碲化钨(wte2)、硒化钨(wse2)、硫化钼(mos2)、碲化钼(mote2)、 硒化钼(mose2)、黑磷或与鳍结构103的半导体材料具有基本能带对准的 合适的二维材料。二维材料层1000可以掺杂有掺杂剂，诸如硫(s)、硒 (se)、碲(te)、锆(zr)、铪(hf)、钨(w)、钼(mo)、硼(b)、 氧(o)、氮(n)、碳(c)、硅(si))或锡(sn)。在框306处，可 以使用外延生长或ald来沉积二维材料层1000。在图3c中，未由隔离部 件106覆盖的二维材料层1000和鳍结构103可以统称为沟道构件104。在 这种情况下，图案化二维材料层1000以在后续阶段形成伪栅极结构期间与 伪栅极堆叠件对准。
56.在一些实施例中，通过其他合适的工艺在沟道区域104c中形成二维材 料层1000。通过光刻工艺和蚀刻在工件100上形成图案化的掩模。图案化 的掩模包括与沟道区域104c对准的开口。然后，将图案化的掩模用作蚀刻 掩模，通过图案化的掩模的开口将蚀刻工艺施加至鳍结构103，从而在沟 道区域104c内的鳍结构上形成凹槽。此后，在凹槽中沉积二维材料层1000， 使得二维材料层1000的顶面与鳍结构103的顶面基本共面。
57.参考图4和图5d，第二方法300包括形成伪栅极结构的框308。虽然 未明确示出，但是可以在框306处形成二维材料层1000与框310处形成源 极和漏极部件108之间执行伪栅极结构的形成(将在下面描述)。在一些 实施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪栅 极结构的形成包括在沟道构件104上方形成伪栅极堆叠件1002，这进一步 包括沉积伪栅极材料，通过包括光刻工艺和蚀刻的工序图案化伪栅极材料 以形成伪栅极堆叠件1002，并且还可以包括使用硬掩模作为蚀刻掩模。具 体地，伪栅极材料的图案化包括继续相应的蚀刻工艺以图案化二维材料层 1000，使得二维材料层1000与伪栅极堆
叠件1002对准。在这种情况下， 蚀刻工艺可以包括利用不同的蚀刻剂的多个蚀刻步骤以蚀刻包括伪栅极材 料和二维材料层1000的相应材料层。在一些实施例中，在图案化工艺以形 成伪栅极堆叠件1002和与伪栅极堆叠件1002对准的图案化的二维材料层 1000之后，施加外延生长以选择性地沉积半导体材料层1012，使得半导体 材料层1012选择性地生长在鳍结构103的表面上。如图5e所示，控制选 择性外延生长，以使半导体材料层1012生长到与二维材料层1000的顶面 基本匹配的水平。在本实施例中，半导体材料层1012包括与衬底102相同 的半导体材料，诸如硅。
58.如图5d所示，在采用后栅极工艺(其中形成栅电极以替换伪栅极堆叠 件的伪栅电极)的一些实施例中，伪栅极堆叠件1002可以包括界面层112、 高k介电层114和伪栅电极1004，诸如多晶硅层。在采用后高k工艺(其 中形成栅电极和栅极介电层以替换伪栅极堆叠件)的一些实施例中，伪栅 极堆叠件1002可以包括介电层(诸如氧化硅)和伪栅电极1004(诸如多 晶硅层)。
59.框308还可以包括通过合适的方法(诸如离子注入)在半导体材料层 1012中形成ldd部件1010。在所描绘的实施例中，在伪栅电极1004的形 成之后并且在栅极间隔件层118形成之前实施ldd部件1010的形成(将 在下面描述)。
60.如图5e所示，框308还可以包括通过沉积栅极间隔件层118在伪栅极 堆叠件1002的侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸 如等离子体蚀刻)回蚀刻栅极间隔件层118。
61.参考图4和图5e，第二方法300包括形成源极/漏极部件108的框310。 源极/漏极部件108的形成可以包括源极/漏极区域104sd的凹进，以及源 极/漏极部件108的外延生长。具体地，源极/漏极部件108包括一种或多种 半导体材料以提供与ldd部件1010和沟道构件104(特别是二维材料层 1000)的更好的集成，同时降低与沟道构件104的接触电阻。这是因为二 维材料层1000具有有限的厚度并且与源极/漏极部件的接触面积减小。在 一些实施例中，源极/漏极部件108包括掺杂有磷或砷的硅以用于n型fet 或掺杂有硼的硅锗以用于p型fet。
62.参考图4和图5f，第二方法300包括框312，其中在沟道构件104上 方形成栅极堆叠件110。由于上面已经关于第一方法200的框212描述了 栅极堆叠件110的组分和形成，为简洁起见，此处省略了栅极堆叠件110 的详细描述。类似于图3f所示的半导体器件100，图5f中的栅极堆叠件 110设置在包括二维材料层1000和鳍结构103的沟道构件104上方。鳍结 构103和二维材料层1000提供两个独立的沟道，这两个独立的沟道可以由 相同的栅极堆叠件110同时激活。出于类似的原因，图5f中的半导体器件 100是dcfet。因为在鳍结构103中形成的沟道和在二维材料层1000中形 成的沟道中允许电流流动，所以与在沟道区域中不具有二维材料层1000的 类似半导体器件相比，有效沟道宽度可以增大约1.8倍和2倍之间，并且 导通电流也可以增加大约1.8到2倍之间。
63.现在参考图4和图5g，第二方法300包括框314，其中执行进一步工 艺。在一些实施例中，这种进一步工艺可以包括源极/漏极接触件1006的 形成、栅极接触件的形成、另一ild层的形成、源极/漏极接触通孔的形成 以及另一互连结构的形成。
64.在其他实施例中，在框312处形成二维材料层1000。框312包括去除 伪栅极堆叠件1002，产生栅极沟槽；通过蚀刻使栅极沟槽中的鳍结构103 凹进；在栅极沟槽中选择性地沉
积二维材料层；沉积栅极材料以形成栅极 堆叠件110；以及执行cmp工艺。
65.可选地，如图5h所示，半导体器件100还可以包括设置在二维材料层 1000下方的介电层1008。特别地，介电层1008介于第一沟道层(隔离部 件106之上的鳍结构103)和第二沟道层(二维材料层1000)之间。介电 层1008可以包括氧化硅、其他合适的介电材料或它们的组合。图5h中的 具有插入的介电层1008的半导体器件100可以通过任何合适的方法形成。 在一些实施例中，修改第二方法300以形成图5h的半导体器件100，如下 所述。修改框306以包括在衬底上外延生长硅锗层；然后在硅锗层上沉积 二维材料层1000。框310包括图案化鳍结构103以在源极/漏极区域104sd 中形成沟槽；执行选择性蚀刻工艺以穿过沟槽去除硅锗层；在沟槽中沉积 介电层(诸如氧化硅)；然后执行外延生长以形成源极和漏极部件108。 选择性蚀刻工艺还可以包括选择性地氧化硅锗层和选择性地蚀刻氧化的硅 锗层。在可选实施例中，框310包括图案化鳍结构103以在源极/漏极区域 104sd中形成沟槽；执行选择性氧化工艺，以穿过沟槽氧化硅锗层，从而 形成氧化硅锗作为介电层1008；然后执行外延生长以形成源极和漏极部件 108。在一些实施例中，可以通过另一种方法形成介电层1008，诸如方法 930中描述的方法，特别是图18的框934。如以上图3h中所述，当介电层 1008存在并且足够厚时，沟道构件104仅包括作为单沟道的二维材料层 1000，而介电层1008下方的体半导体被抑制并且不导通。
66.也可以使用如图6中所示的第三方法400的方法来形成半导体器件100。 参考图6、图7a和图7e，第三方法400包括提供工件100的框402。由于 工件100已经在上面关于第一方法200进行了描述，为简洁起见，此处省 略工件100的细节。
67.参考图6和图7b，第三方法400包括形成隔离部件106的框404。框 404处的操作类似于第二方法300中的框304处的操作。为简洁起见，此 处省略了隔离部件106的组分和形成的详细描述。如图7b所示，隔离部件 106与基底部分104b的侧壁和衬底102的顶面直接接触。在衬底102和隔 离部件106之间没有设置二维材料层1000。
68.参考图6、图7c、图7d和图7f，第三方法400包括框406，其中在 鳍结构103和隔离部件106上沉积二维材料层1000。在一些实施例中，框 406处的沉积对鳍结构103不是选择性的，并且在鳍结构103上和隔离部 件106的顶面上毯式沉积二维材料层1000。在一些实施例中，二维材料层 1000可以包括石墨烯、硫化钨(ws2)、碲化钨(wte2)、硒化钨(wse2)、 硫化钼(mos2)、碲化钼(mote2)、硒化钼(mose2)、黑磷或与鳍结构 103的半导体材料具有基本能带对准的合适的二维材料。二维材料层1000 可以掺杂有掺杂剂，诸如硫(s)、硒(se)、碲(te)、锆(zr)、铪(hf)、 钨(w)、钼(mo)、硼(b)、氧(o)、氮(n)、碳(c)、硅(si) 或锡(sn)。在框406处，可以使用外延生长、cvd或ald来沉积二维 材料层1000。在进一步的实施例中，如图7d所示，可以进一步图案化二 维材料层1000，使得去除设置在隔离部件106上的二维材料层1000的部 分。图案化工艺包括光刻工艺和蚀刻工艺。
69.在一些实施例中，如图7d所示，框406处的沉积是选择性沉积，它在 鳍结构103上选择性地沉积二维材料层1000。在这种情况下，步骤406处 的操作与步骤306处的操作类似。为简洁起见，此处省略二维材料层1000 的组分和形成的详细描述。
70.参考图6和图7g，第三方法400包括框408以形成伪栅极结构。在一 些实施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪 栅极结构的形成包括在沟道构件104上方形成伪栅极堆叠件1002，这进一 步包括伪栅极材料的沉积，以及通过包括光刻工
艺和蚀刻的工序图案化伪 栅极材料以形成伪栅极堆叠件1002，并且还可以包括使用硬掩模作为蚀刻 掩模。在采用后栅极工艺的一些实施例中，伪栅极堆叠件1002可以包括界 面层112、高k介电层114和伪栅电极1004，诸如多晶硅层。在采用后高 k工艺的一些实施例中，伪栅极堆叠件1102可以包括诸如氧化硅的介电层 和诸如多晶硅层的伪栅电极1004。
71.框408还可以包括通过合适的方法(诸如离子注入)在二维材料层1000 中形成ldd部件1010。在所描绘的实施例中，在伪栅极堆叠件1002的形 成和栅极间隔件层118的形成之间实施ldd部件1010的形成(将在下面 描述)。如鳍结构103，二维材料层可以掺杂有掺杂剂，诸如硫(s)、硒 (se)、碲(te)、锆(zr)、铪(hf)、钨(w)、钼(mo)、硼(b)、 氧(o)、氮(n)、碳(c)、硅(si)或锡(sn)。
72.如图7g所示，框408还可以包括通过沉积栅极间隔件层118在伪栅极 堆叠件1002的侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸 如等离子体蚀刻)回蚀刻栅极间隔件层118。在形成ldd部件1010之后 执行栅极间隔件层118的形成。
73.参考图6和图7h，第三方法400包括框410以图案化鳍结构103以在 源极/漏极区域104sd内形成沟槽1020。在框410处施加至鳍结构的图案 化工艺包括光刻工艺和蚀刻并且可以使用图案化的掩模作为蚀刻掩模。伪 栅极结构在图案化工艺期间也用作蚀刻掩模，使得沟槽1020与栅极间隔件 层118的边缘对准。
74.参考图6和图7i，第三方法400包括框412以诸如通过外延生长形成 源极/漏极部件108。具体地，源极/漏极部件108包括一种或多种半导体材 料以提供与ldd部件1010和沟道构件104(特别是二维材料层1000)的 更好的集成，并且降低与沟道构件104的接触电阻。这是因为二维材料层 1000具有有限的厚度并且与源极/漏极部件的接触面积减小。在一些实施例 中，源极/漏极部件108包括掺杂有磷或砷的硅以用于n型fet或掺杂有硼 的硅锗以用于p型fet。如图7i所示，在所描绘的实施例中，控制外延生 长，使得源极和漏极部件108形成为具有与伪栅极堆叠件1002的顶面基本 匹配的顶面。
75.参考图6、图7j和图7k，第三方法400包括框414，其中在沟道构件 104上方形成栅极堆叠件110。由于上面已经关于第一方法200的框212描 述了栅极堆叠件110的组分和形成，为简洁起见，此处省略了栅极堆叠件 110的详细描述。类似于图3f中所示的半导体器件100，图7k中的栅极 堆叠件110设置在包括二维材料层1000和鳍结构103的沟道构件104上方。 鳍结构103和二维材料层1000提供两个独立的沟道，这两个独立的沟道可 以由相同的栅极堆叠件110同时激活。出于类似的原因，图7k中的半导体 器件100是dcfet。因为在鳍结构103中形成的沟道和在二维材料层1000 中形成的沟道中允许电流流动，所以与在沟道区域中不具有二维材料层 1000的类似半导体器件相比，有效沟道宽度可以增大约1.8倍和2倍之间， 并且导通电流也可以增大约1.8和2倍之间。
76.框414处的操作包括去除伪栅极堆叠件1002，产生如图7j所示的栅极 沟槽1022；以及形成如图7k所示的栅极结构116。特别地，当源极和漏极 部件108向上延伸至伪栅极堆叠件1002的顶面时，栅极沟槽1022由栅极 间隔件层118与源极和漏极部件108的侧壁限定。栅极堆叠件110的形成 包括沉积栅极电介质1024和栅电极116；以及执行cmp工艺，cmp工艺 去除设置在栅极间隔件层118和源极和漏极部件108上的过量栅极材料并 且平坦化顶面。在一些实施例中，栅极电介质1024包括界面层112和高k 电介质层114，并且栅电极116包括多种导电材料，诸如功函金属层和填 充金属层。因此，源极和漏极部件108具有与栅极堆叠
件110的顶面共面 的顶面。
77.参考图6和图7l，第三方法400包括执行进一步工艺的框416。在一 些实施例中，这种进一步工艺可以包括源极/漏极接触件1006的形成、栅 极接触件的形成、另一ild层的形成、源极/漏极接触通孔的形成以及另一 互连结构的形成。
78.图7l的半导体器件100在图7m、图7n和图7o中进一步示出。图 7m是半导体器件100的截面图，图7n是沿着虚线nn’的图7m中的半导 体器件100的截面图；并且图7o是沿着虚线oo’的图7m中的半导体器件 100的截面图。特别地，栅极电介质1024包括界面层112和高k介电层114。 高k介电层114为u形以包裹栅电极116。
79.图1中的半导体器件100也可以使用如图8中所示的第四方法500的 方法形成。参考图8、图9a和图9c，第四方法500包括提供工件100的 框502。由于工件100在上面已经关于第一方法200进行了描述，为简洁 起见，此处省略工件100的细节。
80.参考图8和图9b，第四方法500包括形成隔离部件106的框504。框 504处的操作类似于第二方法300中的框304处的操作。为简洁起见，此 处省略隔离部件106的组分和形成的详细描述。如图9b所示，隔离部件 106与基底部分104b的侧壁和衬底102的顶面直接接触。在衬底102和隔 离部件106之间没有设置二维材料层1000。
81.参考图8和图9d，第四方法500包括形成伪栅极结构的框506。在一 些实施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。伪 栅极结构的形成包括在鳍结构103上方形成伪栅极堆叠件1002，这进一步 包括伪栅极材料的沉积，以及通过包括光刻工艺和蚀刻的工序图案化伪栅 极材料以形成伪栅极堆叠件1002，并且还可以包括使用硬掩模作为蚀刻掩 模。在采用后栅极工艺的一些实施例中，伪栅极堆叠件1002可以包括界面 层112、高k介电层114和伪栅电极1004，诸如多晶硅层。在采用后高k 工艺的一些实施例中，伪栅极堆叠件1102可以包括诸如氧化硅的介电层和 诸如多晶硅层的伪栅电极1004。
82.如图9d所示，框506还包括通过沉积栅极间隔件层118在伪栅极堆叠 件1002的侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如等 离子体蚀刻)回蚀刻栅极间隔件层118。伪栅极堆叠件1002和栅极间隔件 层118设置在鳍结构103上并且与鳍结构103直接接触。
83.参考图8和图9e，第四方法500包括框508以图案化鳍结构103以在 源极/漏极区域104sd内形成沟槽(凹槽)1020。在框410处施加至鳍结构 的图案化工艺包括光刻工艺和蚀刻并且可以使用图案化的掩模作为蚀刻掩 模。伪栅极结构在图案化工艺期间也用作蚀刻掩模，使得沟槽1020与栅极 间隔件层118的边缘对准。
84.参考图8和图9f，第四方法500包括框510以诸如通过外延生长形成 源极/漏极部件108。具体地，源极/漏极部件108包括一种或多种半导体材 料。在一些实施例中，源极/漏极部件108包括掺杂有磷或砷的硅以用于n 型fet或掺杂有硼的硅锗以用于p型fet。如图9f所示，在所描绘的实 施例中，控制外延生长，使得源极部件和漏极部件108形成为具有与伪栅 极堆叠件1002的顶面基本匹配的顶面。
85.参考图8和图9g，第四方法500包括框512，其中通过蚀刻工艺去除 伪栅极堆叠件1002，产生栅极沟槽1022。栅极沟槽1022由栅极间隔件层118和源极和漏极部件108限定。
86.参考图8、图9h和图9i，第四方法500包括框514，其中在具有栅极 沟槽1022的鳍结构103上沉积二维材料层1000。在一些实施例中，框514 处的操作包括通过合适的蚀刻工艺
使栅极沟槽1022内的鳍结构103进一步 凹进。如图9h所示，例如，可以使用koh溶液以使鳍结构103凹进，其 中鳍结构103的顶部是硅，从而在栅极沟槽1022中形成鳍结构的凹槽1026。
87.框514处的操作还包括通过合适的方法(诸如选择性沉积)在鳍结构 103的凹槽1026中沉积二维材料层1000。选择性沉积将二维材料层1000 选择性地沉积在鳍结构103的表面上，而不沉积在其他材料(包括栅极间 隔件层118)上。在一些实施例中，其中二维材料层1000可以附加地沉积 在源极和漏极部件108的顶面上，因为源极和漏极部件108和鳍结构103 可以包括类似或相同的材料(诸如硅)。源极和漏极部件108上的二维材 料层1000的那些部分可以通过各向异性去除，但是在后续阶段去除，诸如 在形成栅极堆叠件110(稍后描述)的操作期间通过cmp工艺去除。如图 9j所示，可以控制外延生长，使得二维材料层1000基本上填充在凹槽1026 中并且在凹进工艺之前达到鳍结构103的基本上相同的高度。在一些实施 例中，二维材料层1000可以包括石墨烯、硫化钨(ws2)、碲化钨(wte2)、 硒化钨(wse2)、硫化钼(mos2)、碲化钼(mote2)、硒化钼(mose2)、 黑磷或与鳍结构103的半导体材料具有基本能带对准的合适的二维材料。 二维材料层1000可以掺杂有掺杂剂，诸如硫(s)、硒(se)、碲(te)、 锆(zr)、铪(hf)、钨(w)、钼(mo)、硼(b)、氧(o)、氮(n)、 碳(c)、硅(si)或锡(sn)。在框508处，可以使用外延生长、cvd 或ald沉积二维材料层1000。
88.参考图8和图9j，第四方法500包括框516，其中在沟道构件104上 方形成栅极堆叠件110。特别地，通过沉积在栅极沟槽1022中形成包括栅 极电介质1024和栅电极116的栅极堆叠件。在所描绘的实施例中，栅电极 116和栅极电介质1024与二维材料层1000对准。栅电极116、栅极电介质 1024和二维材料层1000中的每个沿着x方向跨越在栅极间隔件层118的 内边缘之间。此外，根据所描绘的实施例，二维材料层1000的顶面与栅极 间隔件层118的底面共面。由于栅极电介质1024沉积在栅极沟槽1022中 并且设置在栅极沟槽1022的底面和侧壁上，所以栅极电介质1024可以是 与栅极沟槽1022的轮廓共形的u形。
89.当源极和漏极部件108向上延伸至栅极间隔件层118的顶面时，栅极 沟槽1022由栅极间隔件层118与源极和漏极部件108的侧壁限定。栅极堆 叠件110的形成包括沉积栅极电介质1024和栅电极116；以及执行cmp 工艺，cmp工艺去除设置在源极和漏极部件108上的过量栅极材料并且平 坦化顶面。如果二维材料层1000设置在源极和漏极部件108上，则cmp 工艺也可以去除二维材料层1000。在一些实施例中，栅极电介质1024包 括界面层112和高k电介质层114，并且栅电极116包括多种导电材料， 诸如功函金属层和填充金属层。因此，源极和漏极部件108具有与栅极堆 叠件110的顶面共面的顶面。由于上面已经关于第一方法200的框212描 述了栅极堆叠件110的组分和形成，为简洁起见，此处省略了栅极堆叠件 110的详细描述。类似于图3f中所示的半导体器件100，图9k中的栅极 堆叠件110设置在包括二维材料层1000和鳍结构103的沟道构件104上方。 鳍结构103和二维材料层1000提供两个独立的沟道，这两个独立的沟道可 以由相同的栅极堆叠件110同时激活。出于类似的原因，图9k中的半导体 器件100是dcfet。因为在鳍结构103中形成的沟道和在二维材料层1000 中形成的沟道中允许电流流动，所以与在沟道区域中不具有二维材料层 1000的类似半导体器件相比，有效沟道宽度可以增大约1.8倍和2倍之间， 并且导通电流也可以增大约1.8倍和2倍之间。
90.现在参考图8和图9k，第四方法500包括执行进一步工艺的框518。 在一些实施例
中，这种进一步工艺可以包括源极/漏极接触件1006的形成、 栅极接触件的形成、另一ild层的形成、源极/漏极接触通孔的形成以及另 一互连结构的形成。
91.图9l的半导体器件100在图9m和图9n中进一步示出。图9l是半 导体器件100的截面图；图9m是沿着虚线mm’的图9l中的半导体器件 100的截面图；并且图9n是沿着虚线nn’的图9l中的半导体器件100的 截面图。特别地，栅极电介质1024包括界面层112和高k介电层114。高k介电层114为u形以包裹栅电极116。
92.当图1中的半导体器件100是mbc晶体管时，还可以使用如图10中 所示的第五方法600的方法来形成半导体器件100。参考图10、图11a和 图11d，第五方法600包括框602，其中在衬底102上沉积第一堆叠件1100。 如图11a所示，第一堆叠件1100包括多个重复单元，每个重复单元包括第 一半导体层124和第二半导体层126。在图11a所示的实施例中，第一堆 叠件1100包括三个重复单元，每个重复单元具有第一半导体层124和第二 半导体层126。在一些实施例中，第一半导体层124可以称为牺牲层124 并且可以包括硅锗(sige)。在一些实施例中，第二半导体层126可以称 为沟道层126并且可以包括硅(si)。在框602处，可以使用外延生长来 沉积第一半导体层124和第二半导体层126。
93.参考图10和图11b，第五方法600包括框604，其中将衬底102和第 一堆叠件1100图案化为第一鳍式结构1040。如图11b所示，第一鳍式结 构1040包括基底部分104b和由第一堆叠件1100形成的顶部。第一鳍式结 构1040沿着x方向纵向延伸。因此，顶部包括牺牲层124和沟道层126。 在一些实施例中，框604处的图案化可以包括各向异性蚀刻工艺，诸如反 应离子蚀刻(rie)工艺。示例rie工艺可以使用碳氟化合物，诸如四氟化 碳(cf4)、三氟甲烷(chf3)、八氟丙烷(c3h8)或六氟化硫(sf6)。
94.参考图10和图11c，第五方法600包括形成隔离部件106的框606。
95.在一些实施例中，隔离部件106可以包括电介质材料，诸如氧化硅、氮化 硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k电介质、它们的组合 和/或其他合适的材料。在示例工艺中，首先通过旋涂、cvd或其他合适的 沉积方法在包括第一鳍式结构1040的工件100上方毯式沉积隔离部件106 的介电材料。此后，在平坦化工艺(诸如化学机械抛光(cmp)工艺)中 平坦化毯式沉积的介电材料。如图11c所示，然后将平坦化的介电材料选 择性地凹进或回蚀刻，使得仅基底部分104b设置在隔离部件106中。隔离 部件106与基底部分104b的侧壁和衬底102的顶面直接接触。
96.参考图10和图11e，第五方法600包括形成伪栅极结构的框608。在 一些实施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。 伪栅极结构的形成包括在鳍结构103上方形成伪栅极堆叠件1002，这进一 步包括伪栅极材料的沉积，以及通过包括光刻工艺和蚀刻的工序图案化伪 栅极材料以形成伪栅极堆叠件1002，并且还可以包括使用硬掩模作为蚀刻 掩模。在采用后栅极工艺的一些实施例中，伪栅极堆叠件1002可以包括界 面层112、高k介电层114和伪栅电极1004，诸如多晶硅层。在采用后高 k工艺的一些实施例中，伪栅极堆叠件1102可以包括诸如氧化硅的介电层 和诸如多晶硅层的伪栅电极1004。
97.如图11e所示，框608还包括通过沉积栅极间隔件层118在伪栅极堆 叠件1002的侧壁上形成栅极间隔件层118，以及通过各向异性蚀刻(诸如 等离子体蚀刻)回蚀刻栅极间隔件层118。伪栅极堆叠件1002和栅极间隔 件层118设置在第一堆叠件1100上并且与第一堆叠件1100直接接触。
98.参考图10和图11f，第五方法600包括框610以图案化第一堆叠件1100 以在源极/漏极区域104sd内形成沟槽1020。在框610处施加至第一堆叠 件1100的图案化工艺包括光刻工艺和蚀刻，并且另外可以使用图案化的掩 模作为蚀刻掩模。伪栅极结构在图案化工艺期间也用作蚀刻掩模，使得沟 槽1020与栅极间隔件层118的边缘对准。
99.参考图10和图11g，第五方法600包括框612以诸如通过外延生长形 成源极/漏极部件108。具体地，源极/漏极部件108包括一种或多种半导体 材料。在一些实施例中，源极/漏极部件108包括掺杂有磷或砷的硅以用于 n型fet或掺杂有硼的硅锗以用于p型fet。如图11g所示，在所描绘的 实施例中，控制外延生长，使得源极和漏极部件108形成为具有高于第一 堆叠件1100的顶面的顶面，使得源极和漏极部件108连接至所有第二半导 体层126。
100.参考图10和图11h，第五方法600包括框614，其中通过蚀刻工艺去 除伪栅极结构，产生栅极沟槽1022。特别地，在框614处通过一个或多个 蚀刻步骤去除伪栅极堆叠件1002和栅极间隔件层118。栅极沟槽1022由 源极和漏极部件108限定并且跨越在源极和漏极部件108之间。
101.在框614处，从栅极沟槽1022选择性地去除第一半导体层124以释放 多个第二半导体层126。在第一半导体层124由硅锗形成并且第二半导体 层126由硅形成的实施例中，第一半导体层124的选择性去除可以包括sige 氧化工艺，然后是sige氧化物去除。在那些实施例中，sige氧化工艺可 以包括使用臭氧。在一些实施方式中，第一半导体层124的选择性去除可 以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性 湿蚀刻工艺)。在一些实施例中，选择性干蚀刻工艺可以包括使用一种或 多种氟基蚀刻剂，诸如氟气或氢氟烃。在一些实施例中，选择性湿蚀刻工 艺可以包括氢氟化物(hf)或nh4oh蚀刻剂。如图11d所示，由于第一 堆叠件1100中的重复单元的布置，第一半导体层124(即，牺牲层124) 的去除释放了多个沟道构件104。每个沟道构件104包括第二半导体层126 (即，沟道层126)。
102.参考图10和图11i，第五方法600包括框616，其中通过诸如选择性 沉积的合适方法穿过栅极沟槽1022在第二半导体层126的表面上形成二维 材料层1000。由于已经在上文关于第四方法500的框514描述了二维材料 层1000的组分和形成，为简洁起见，此处省略二维材料层1000的详细描 述。特别地，二维材料层1000形成在每个第二半导体层126的顶面和底面 上。因此，每个沟道构件104包括第二半导体层126(即沟道层126)和设 置在相应的第二半导体层126的顶面和底面上的二维材料层1000。
103.参考图10、图11j和图11k，第五方法600包括框618，其中穿过栅 极沟槽1022在源极和漏极部件108的侧壁上形成间隔件层128。间隔件层 128包括一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他合 适的介电材料或它们的组合。间隔件层128的形成包括间隔件层128的沉 积以填充栅极沟槽1022，如图11j所示；以及图案化间隔件层128以形成 各种间隔件，如图11k所示。在一些实施例中，在间隔件层128的沉积之 后，cmp工艺可以附加地施加至间隔件层128以平坦化顶面。图案化工艺 包括光刻工艺和蚀刻，并且附加地可以使用图案化的掩模层。因此，可以 适当地控制间隔件的宽度。在一些实施例中，间隔件层128的图案化可以 包括施加至间隔件层128的各向异性蚀刻工艺。因此，基本上从二维材料 层1000去除间隔件层128，除了位于源极和漏极部件108的侧壁上的部分。 因此，图案化的间隔件层128用作内部间隔件(第二半导体层126之间的 部分)和栅极间隔件(顶部的一
个第二半导体层126的之上的部分)。
104.参考图10和图11l，第五方法600包括框620，其中在多个沟道构件 104中的每个上方和周围形成栅极堆叠件110。如上所述，栅极堆叠件110 包括栅极电介质1024和位于栅极电介质1024上方的栅电极116。在所描 绘的实施例中，栅极电介质1024可以包括界面层112和位于界面层112上 方的高k介电层114。由于已经在上面关于第一方法200的框210描述了 界面层112、高k介电层114和栅电极116的组分，为了简洁起见，此处 省略了界面层112、高k介电层114和栅电极116的详细描述。如图11l 所示，可以使用cvd或ald在沟道构件104周围顺序沉积包括界面层112、 高k介电层114的栅极电介质1024。然后，如图11l所示，可以使用pvd、 cvd、ald或化学镀来沉积栅电极116。由于上述二维材料层1000的二维 特性，每个沟道构件104中的沟道层126用作第一沟道层，而每个沟道构 件104中的二维材料层1000用作第二沟道层。由于基本能带对准，第一沟 道层和第二沟道层可以同时并且独立地导通。出于类似的原因，图11l中 的半导体器件100是dcfet。因为在形成在沟道层126中的沟道和形成在 二维材料层1000中的沟道中允许电流流动，所以与在沟道区域中不具有二 维材料层1000的类似半导体器件相比，每个沟道构件104的有效沟道宽度 可以增大约1.2倍和1.5倍之间，并且导通电流也可以增大约1.2倍和1.5 倍之间。
105.现在参考图10和图11m，第五方法600包括执行进一步工艺的框622。 在一些实施例中，这种进一步工艺可以包括源极/漏极接触件1006的形成、 栅极接触件的形成、另一ild层的形成、源极/漏极接触通孔的形成以及另 一互连结构的形成。
106.图11m的半导体器件100在图11n、图11o和图11p中进一步示出。 图11n是半导体器件100的截面图；图11o是沿着虚线oo’的图11n中的 半导体器件100的截面图；并且图11p是沿着虚线pp’的图11n中的半导 体器件100的截面图。特别地，栅极电介质1024包括界面层112和高k介 电层114。高k介电层114为u形以包裹栅电极116。
107.半导体器件100也可以使用如图12所示的第六方法700的方法形成。 参考图12、图13a和图13d，第六方法700包括框702，其中在衬底102 上沉积第一堆叠件1100。如图13a所示，第一堆叠件1100包括多个重复 单元，每个重复单元包括第一半导体层124和第二半导体层126。在图13a 所示的实施例中，第一堆叠件1100包括三个重复单元，每个重复单元具有 第一半导体层124和第二半导体层126。在一些实施例中，第一半导体层 124可以称为牺牲层124并且可以包括硅锗(sige)。在一些实施例中， 第二半导体层126可以称为沟道层126并且可以包括硅(si)。在框702 处，可以使用外延生长来沉积第一半导体层124和第二半导体层126。
108.参考图12和图13b，第六方法700包括框704，其中将衬底102和第 一堆叠件1100图案化为第一鳍式结构1040。如图13b所示，第一鳍式结 构1040包括基底部分104b和由第一堆叠件1100形成的顶部。第一鳍式结 构1040沿着x方向纵向延伸。因此，顶部包括牺牲层124和沟道层126。 在一些实施例中，框604的图案化可以包括各向异性蚀刻工艺，诸如反应 离子蚀刻(rie)工艺。示例rie工艺可以使用碳氟化合物，诸如四氟化碳 (cf4)、三氟甲烷(chf3)、八氟丙烷(c3h8)或六氟化硫(sf6)。
109.参考图12和图13c，第六方法700包括形成隔离部件106的框706。
110.在一些实施例中，隔离部件106可以包括电介质材料，诸如氧化硅、氮化 硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k电介质、它们的组合 和/或其他合适的材料。在示例
工艺中，首先通过旋涂、cvd或其他合适的 沉积方法在包括第一鳍式结构1040的工件100上方毯式沉积隔离部件106 的介电材料。此后，在平坦化工艺(诸如化学机械抛光(cmp)工艺)中 平坦化毯式沉积的介电材料。如图13c所示，然后选择性地凹进或回蚀刻 平坦化的介电材料，使得仅基底部分104b设置在隔离部件106中。隔离部 件106与基底部分104b的侧壁和衬底102的顶面直接接触。
111.参考图12和图13e，第六方法700包括形成伪栅极结构的框708。在 一些实施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。 伪栅极结构的形成包括在鳍结构103上方形成伪栅极堆叠件1002，这进一 步包括伪栅极材料的沉积，以及通过包括光刻工艺和蚀刻的工序图案化伪 栅极材料以形成伪栅极堆叠件1002，并且还可以包括使用硬掩模作为蚀刻 掩模。在采用后栅极工艺的一些实施例中，伪栅极堆叠件1002可以包括界 面层112、高k介电层114和伪栅电极1004，诸如多晶硅层。在采用后高 k工艺的一些实施例中，伪栅极堆叠件1002可以包括诸如氧化硅的介电层 和诸如多晶硅层的伪栅电极1004。如图13d所示，框708还包括通过沉积 栅极间隔件层118在伪栅极堆叠件1002的侧壁上形成栅极间隔件层118， 以及通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间隔件层118。 伪栅极堆叠件1002和栅极间隔件层118设置在第一堆叠件1100上并且与 第一堆叠件1100直接接触。
112.参考图12和图13f，第六方法700包括框710以图案化第一堆叠件1100 以在源极/漏极区域104sd内形成沟槽1020。在框710处施加至第一堆叠 件1100的图案化工艺包括光刻工艺和蚀刻，并且附加地可以使用图案化的 掩模作为蚀刻掩模。伪栅极结构在图案化工艺期间也用作蚀刻掩模，使得 沟槽1020与栅极间隔件层118的边缘对准。
113.参考图12和图13g，第六方法700包括框712以在第一半导体层124 的侧面上形成内部间隔件130。内部间隔件130的形成可以包括对第一半 导体层124执行选择性蚀刻工艺，使得第一半导体层124横向凹进以在栅 极间隔件层118下方形成底切。此后，在底切中沉积一个或多个合适的介 电材料层，然后执行各向异性蚀刻工艺(诸如等离子体蚀刻)以去除沉积 在第二半导体层126的侧壁上的过量的间隔件材料。因此，内部间隔件130 的外边缘与第二半导体层126的边缘基本对准。内部间隔件层130包括一 种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他合适的介电材 料或它们的组合。
114.参考图12和图13h，第六方法700包括框714以诸如通过外延生长形 成源极/漏极部件108。具体地，源极/漏极部件108包括一种或多种半导体 材料。在一些实施例中，源极/漏极部件108包括掺杂有磷或砷的硅以用于 n型fet或掺杂有硼的硅锗以用于p型fet。如图13h所示，在所描绘的 实施例中，控制外延生长，使得源极和漏极部件108形成为具有高于第一 堆叠件1100的顶面的顶面，使得源极和漏极部件108连接至所有第二半导 体层126并且通过内部间隔件130与第一半导体层124分隔开。
115.参考图12和图13i，第六方法700包括框716，其中通过蚀刻工艺去 除伪栅极堆叠件1002，产生栅极沟槽1022。特别地，在框716处仅去除伪 栅极堆叠件1002，并且栅极间隔件层118保留。栅极沟槽1022由栅极间 隔件层118限定并且跨越在栅极间隔件层118之间。
116.在框716处，从栅极沟槽1022选择性地去除第一半导体层124以释放 多个第二半导体层126。在第一半导体层124由硅锗形成并且第二半导体 层126由硅形成的实施例中，第一半导体层124的选择性去除可以包括sige 氧化工艺，然后是sige氧化物去除。在那些
实施例中，sige氧化工艺可 以包括使用臭氧。在一些实施方式中，第一半导体层124的选择性去除可 以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性 湿蚀刻工艺)。在一些实施例中，选择性干蚀刻工艺可以包括使用一种或 多种氟基蚀刻剂，诸如氟气或氢氟烃。在一些实施例中，选择性湿蚀刻工 艺可以包括氢氟化物(hf)或nh4oh蚀刻剂。如图13d所示，由于第一 堆叠件1100中的重复单元的布置，第一半导体层124(即，牺牲层124) 的去除释放了多个沟道构件104。每个沟道构件104包括第二半导体层126 (即，沟道层126)。
117.参考图12和图13j，第六方法700包括框718，其中通过诸如选择性 沉积的合适方法穿过栅极沟槽1022在第二半导体层126的表面上形成二维 材料层1000。由于已经在上文关于第四方法500的框514描述了二维材料 层1000的组分和形成，为简洁起见，此处省略二维材料层1000的详细描 述。特别地，二维材料层1000形成在每个第二半导体层126的顶面和底面 上。因此，每个沟道构件104包括第二半导体层126(即沟道层126)和设 置在相应的第二半导体层126的顶面和底面上的二维材料层1000。与图11i 中的二维材料层1000不同，图13j中的二维材料层1000沿着x方向跨越 在内部间隔件130之间并且不延伸至内部间隔件130和第二半导体层126 之间的界面。
118.参考图12和图13k，第六方法700包括框720，其中在多个沟道构件 104中的每个上方和周围形成栅极堆叠件110。如上所述，栅极堆叠件110 包括栅极电介质1024和位于栅极电介质1024上方的栅电极116。在所描 绘的实施例中，栅极电介质1024可以包括界面层112和位于界面层112上 方的高k介电层114。由于已经在上面关于第一方法200的框210描述了 界面层112、高k介电层114和栅电极116的部分，为简洁起见，此处省 略了界面层112、高k介电层114和栅电极116的详细描述。可以使用cvd 或ald在沟道构件104周围顺序沉积包括界面层112、高k介电层114的 栅极电介质1024。然后，如图13k所示，可以使用pvd、cvd、ald或 化学镀来沉积栅电极116。由于上述二维材料层1000的二维特性，每个沟 道构件104中的沟道层126用作第一沟道层，而每个沟道构件104中的二 维材料层1000用作第二沟道层。由于基本能带对准，第一沟道层和第二沟 道层可以同时并且独立地导通。出于类似的原因，图13k中的半导体器件 100是dcfet。因为在形成在沟道层126中的沟道和形成在二维材料层 1000中的沟道中允许电流流动，所以与在沟道区域中不具有二维材料层 1000的类似半导体器件相比，每个沟道构件104的有效沟道宽度可以增大 约1.2倍和1.5倍之间，并且导通电流也可以增大约1.2倍和1.5倍之间。
119.现在参考图12和图13l，第六方法700包括执行进一步工艺的框722。 在一些实施例中，这种进一步工艺可以包括源极/漏极接触件1006的形成、 栅极接触件的形成、另一ild层的形成、源极/漏极接触通孔的形成以及另 一互连结构的形成。由于框722处的操作与框622处的操作类似，为简洁 起见，省略了框722处的操作的详细描述。
120.图13l的半导体器件100在图13m、图13n和图13o中进一步示出。 图13m是半导体器件100的截面图；图13n是沿着虚线nn’的图13m中 的半导体器件100的截面图；并且图13o是沿着虚线oo’的图13m中的半 导体器件100的截面图。特别地，栅极电介质1024包括界面层112和高k 介电层114。高k介电层114为u形以包裹栅电极116。
121.半导体器件100也可以使用如图14中所示的第七方法800的方法形成。 在方法800中，二维材料层1000沉积并且结合在半导体堆叠件中。参考图 14、图15a和图15d，第七方法
800包括框802，其中在衬底102上沉积 第二堆叠件1200。如图15a和图15d所示，第二堆叠件1200包括多个重 复单元，每个重复单元包括第一半导体层124、位于第一半导体层上方的 二维材料层1000、位于二维材料层1000上方的第二半导体层126和位于 第二半导体层126上方的另一个二维材料层1000。换言之，每个第二半导 体层126直接夹在两个二维材料层之间。在图15a所示的实施例中，第二 堆叠件1200包括三个重复单元，每个重复单元具有夹在两个二维材料层 1000之间的第二半导体层126，并且相邻的二维材料层1000通过第一半导 体层124间隔开。在一些实施例中，第一半导体层124可以称为牺牲层124 并且可以包括硅锗(sige)，并且第二半导体层126可以称为沟道层126 并且可以包括硅(si)。在一些实施方式中，二维材料层1000可以包括石 墨烯、硫化钨(ws2)、碲化钨(wte2)、硒化钨(wse2)、硫化钼(mos2)、 碲化钼(mote2)、硒化钼(mose2)、黑磷或与第二半导体层126的半导 体材料具有基本能带对准的合适的二维材料。二维材料层1000可以掺杂有 掺杂剂，诸如硫(s)、硒(se)、碲(te))、锆(zr)、铪(hf)、钨 (w)、钼(mo)、硼(b)、氧(o)、氮(n)、碳(c)、硅(si) 或锡(sn)。在框802处，可以使用外延生长来沉积第一半导体层124、 第二半导体层126和二维材料层1000。
122.参考图14和图15b，第七方法800包括框804，其中将衬底102和第 二堆叠件1200图案化为第二鳍式结构1042。如图15b所示，第二鳍式结 构1042包括基底部分104b和由第二堆叠件1200形成的顶部。第二鳍式结 构1042沿着x方向纵向延伸。顶部因此包括牺牲层124、沟道层126和将 沟道层126夹在中间的二维材料层1000。在一些实施例中，框804处的图 案化可以包括各向异性蚀刻工艺，诸如反应离子蚀刻(rie)工艺。示例 rie工艺可以使用碳氟化合物，诸如四氟化碳(cf4)、三氟甲烷(chf3)、 八氟丙烷(c3h8)或六氟化硫(sf6)。
123.参考图14和图15c，第七方法800包括形成隔离部件106的框806。 由于框806处的操作与框706处的操作类似，为简洁起见，省略了框806 处的操作的详细描述。
124.参考图14和图15e，第七方法800包括框808以形成伪栅极结构。在 一些实施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。 伪栅极结构的形成包括在鳍结构103上方形成伪栅极堆叠件1002，这进一 步包括沉积伪栅极材料，以及图案化伪栅极材料，以形成伪栅极堆叠件1002。 在采用后栅极工艺的一些实施例中，伪栅极堆叠件1002可以包括界面层 112、高k介电层114和伪栅电极1004，诸如多晶硅层。在采用后高k工 艺的一些实施例中，伪栅极堆叠件1102可以包括诸如氧化硅的介电层和诸 如多晶硅层的伪栅电极1004。如图15e所示，框808还包括通过沉积栅极 间隔件层118在伪栅极堆叠件1002的侧壁上形成栅极间隔件层118，以及 通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间隔件层118。伪栅 极堆叠件1002和栅极间隔件层118设置在第二堆叠件1200上并且与第二 堆叠件1200直接接触。
125.参考图14和图15f，第七方法800包括框810以图案化第二堆叠件1200 以在源极/漏极区域104sd内形成沟槽1020。伪栅极结构在图案化工艺期 间也用作蚀刻掩模，使得沟槽1020与栅极间隔件层118的边缘对准。
126.参考图14和图15g，第七方法800包括框812以在第一半导体层124 的侧面上形成内部间隔件130。内部间隔件130的形成可以包括对第一半 导体层124执行选择性蚀刻工艺，使得第一半导体层124横向凹进以在栅 极间隔件层118下方形成底切。此后，在底切中沉积一个或多个合适的介 电材料层，然后执行各向异性蚀刻工艺(诸如等离子体蚀刻)以
去除沉积 在第二半导体层126的侧壁上的过量的间隔件材料。因此，内部间隔件130 的外边缘与第二半导体层126的边缘基本对准。内部间隔件层130包括一 种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他合适的介电材 料或它们的组合。
127.参考图14和图15h，第七方法800包括框814以诸如通过外延生长形 成源极/漏极部件108。具体地，源极/漏极部件108包括一种或多种半导体 材料。在一些实施例中，源极/漏极部件108包括掺杂有磷或砷的硅以用于 n型fet或掺杂有硼的硅锗以用于p型fet。如图15h所示，在所描绘的 实施例中，控制外延生长，使得源极和漏极部件108形成为具有高于第二 堆叠件1200的顶面的顶面，使得源极和漏极部件108连接至第二半导体层 126并且通过内部间隔件130与第一半导体层124分隔开。
128.参考图14和图15i，第七方法800包括框816，其中通过蚀刻工艺去 除伪栅极堆叠件1002，产生栅极沟槽1022。特别地，在框816处仅去除伪 栅极堆叠件1002，并且栅极间隔件层118保留。栅极沟槽1022由栅极间 隔件层118限定并且跨越在栅极间隔件层118之间。
129.在框816处，从栅极沟槽1022选择性地去除第一半导体层124以释放 多个第二半导体层126。在第一半导体层124由硅锗形成并且第二半导体 层126由硅形成的实施例中，第一半导体层124的选择性去除可以包括sige 氧化工艺，然后是sige氧化物去除。在那些实施例中，sige氧化工艺可 以包括使用臭氧。在一些实施方式中，第一半导体层124的选择性去除可 以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性 湿蚀刻工艺)。在一些实施例中，选择性干蚀刻工艺可以包括使用一种或 多种氟基蚀刻剂，诸如氟气或氢氟烃。在一些实施例中，选择性湿蚀刻工 艺可以包括氢氟化物(hf)或nh4oh蚀刻剂。如图15d所示，由于第二 堆叠件1200中的重复单元的布置，第一半导体层124(即，牺牲层124) 的去除释放了多个沟道构件104。每个沟道构件104包括第二半导体层126 (即，沟道层126)。
130.参考图14和图15j，第七方法800包括框818，其中在多个沟道构件 104中的每个上方和周围形成栅极堆叠件110。如上所述，栅极堆叠件110 包括栅极电介质1024和位于栅极电介质1024上方的栅电极116。在所描 绘的实施例中，栅极电介质1024可以包括界面层112和位于界面层112上 方的高k介电层114。由于已经在上面关于第一方法200的框210描述了 界面层112、高k介电层114和栅电极116的组分，为了简洁起见，此处 省略了界面层112、高k介电层114和栅电极116的详细描述。可以使用 cvd或ald在沟道构件104周围顺序沉积包括界面层112、高k介电层 114的栅极电介质1024。然后，如图15j所示，可以使用pvd、cvd、ald 或化学镀沉积栅电极116。由于上述二维材料层1000的二维特性，每个沟 道构件104中的沟道层126用作第一沟道层，而每个沟道构件104中的二 维材料层1000用作第二沟道层。由于基本能带对准，第一沟道层和第二沟 道层可以同时并且独立地导通。出于类似的原因，图15k中的半导体器件 100是dcfet。因为在形成在沟道层126中的沟道和形成在二维材料层1000中的沟道中允许电流流动，所以与在沟道区域中不具有二维材料层 1000的类似半导体器件相比，每个沟道构件104的有效沟道宽度可以增大 约1.2倍和1.5倍，并且导通电流也可以增大约1.2倍和1.5倍之间。
131.现在参考图14和图15k，第七方法800包括执行进一步工艺的框820。 在一些实施例中，这种进一步工艺可以包括源极/漏极接触件1006的形成、 栅极接触件的形成、另一ild层的形成、源极/漏极接触通孔的形成以及另 一互连结构的形成。由于框820处的操作
与框622处的操作类似，为简洁 起见，省略了框820处的操作的详细描述。
132.图15k的半导体器件100在图15l、图15m和图15n中进一步示出。 图15l是半导体器件100的截面图；图15m是沿着虚线mm’的图15l中 的半导体器件100的截面图；并且图15n是沿着虚线nn’的图15l中的半 导体器件100的截面图。特别地，栅极电介质1024包括界面层112和高k 介电层114。高k介电层114为u形以包裹栅电极116。
133.半导体器件100也可以使用如图16中所示的第八方法900的方法形成。 在方法900中，通过不同的方法和不同的顺序形成内部间隔件。参考图16、 图17a和图17d，第八方法900包括框902，其中在衬底102上沉积第二 堆叠件1200。如图17a和图17d所示，第二堆叠件1200包括多个重复单 元，每个重复单元包括第一半导体层124、位于第一半导体层上方的二维 材料层1000、位于二维材料层1000上方的第二半导体层126和位于第二 半导体层126上方的另一二维材料层1000。换言之，每个第二半导体层126 直接夹在两个二维材料层之间。在图17a所示的实施例中，第二堆叠件1200 包括三个重复单元，每个重复单元具有夹在两个二维材料层1000之间的第 二半导体层126，并且相邻的二维材料层1000通过第一半导体层124间隔 开。在一些实施例中，第一半导体层124可以称为牺牲层124并且可以包 括硅锗(sige)，并且第二半导体层126可以称为沟道层126并且可以包 括硅(si)。在一些实施方式中，二维材料层1000可以包括石墨烯、硫化 钨(ws2)、碲化钨(wte2)、硒化钨(wse2)、硫化钼(mos2)、碲化 钼(mote2)、硒化钼(mose2)、黑磷或与第二半导体层126的半导体材 料具有基本能带对准的合适的二维材料。二维材料层1000可以掺杂有掺杂 剂，诸如硫(s)、硒(se)、碲(te))、锆(zr)、铪(hf)、钨(w)、 钼(mo)、硼(b)、氧(o)、氮(n)、碳(c)、硅(si)或锡(sn)。 在框902处，可以使用外延生长来沉积第一半导体层124、第二半导体层 126和二维材料层1000。
134.参考图16和图17b，第八方法900包括框904，其中将衬底102和第 二堆叠件1200图案化为第二鳍式结构1042。如图17b所示，第二鳍式结 构1042包括基底部分104b和由第二堆叠件1200形成的顶部。第二鳍式结 构1042沿着x方向纵向延伸。顶部因此包括牺牲层124、沟道层126和将 沟道层126夹在中间的二维材料层1000。在一些实施例中，框904处的图 案化可以包括各向异性蚀刻工艺，诸如反应离子蚀刻(rie)工艺。示例 rie工艺可以使用碳氟化合物，诸如四氟化碳(cf4)、三氟甲烷(chf3)、 八氟丙烷(c3h8)或六氟化硫(sf6)。
135.参考图16和图17c，第八方法900包括形成隔离部件106的框906。 由于框906的操作与框706的操作类似，为简洁起见，省略了框906处的 操作的详细描述。
136.参考图16和图17e，第八方法900包括框908以形成伪栅极结构。在 一些实施例中，伪栅极结构包括伪栅极堆叠件1002和栅极间隔件层118。 伪栅极结构的形成包括在鳍结构103上方形成伪栅极堆叠件1002，这进一 步包括沉积伪栅极材料，以及图案化伪栅极材料以形成伪栅极堆叠件1002。 在采用后栅极工艺的一些实施例中，伪栅极堆叠件1002可以包括界面层 112、高k介电层114和伪栅电极1004，诸如多晶硅层。在采用后高k工 艺的一些实施例中，伪栅极堆叠件1102可以包括诸如氧化硅的介电层和诸 如多晶硅层的伪栅电极1004。如图17e所示，框908还包括通过沉积栅极 间隔件层118在伪栅极堆叠件1002的侧壁上形成栅极间隔件层118，以及 通过各向异性蚀刻(诸如等离子体蚀刻)回蚀刻栅极间隔件层118。伪栅 极堆叠件1002和栅极间隔件层118设置在第二堆叠件1200上并且与第二 堆叠件1200直接接触。
137.参考图16和图17f，第八方法900包括框910以图案化第二堆叠件1200 以在源极/漏极区域104sd内形成沟槽1020。伪栅极结构在图案化工艺期 间也用作蚀刻掩模，使得沟槽1020与栅极间隔件层118的边缘对准。
138.参考图16、图17g和图17h，第八方法900包括框912以通过源极/ 漏极区域104sd中的沟槽1020形成ldd部件1010。如图17g所示，ldd 部件1010的形成包括执行蚀刻工艺以使包括第二半导体层126和二维材料 层1000的沟道构件横向凹进，从而在栅极间隔件层118下方形成底切。蚀 刻工艺使用蚀刻剂来选择性地蚀刻第二半导体层126和二维材料层1000。 注意，横向凹进设计为横向凹进沟道构件104而不是牺牲层(第一半导体 层124)。如图17h所示，框912还包括沉积半导体材料以填充底切，从 而形成ldd部件1010。在所描绘的实施例中，半导体材料包括硅。沉积 包括具有原位掺杂的选择性外延生长以形成具有适当掺杂剂(诸如用于 nfet的磷或用于pfet的硼)和掺杂剂量的ldd部件1010。例如，外延 生长使用包括具有一定分压的含硅气体和含掺杂剂气体的前体以实现ldd 部件1010的预期掺杂浓度，预期掺杂浓度小于源极和漏极部件108(后期 形成)的掺杂浓度。可选地，外延生长对第一半导体层124不是选择性的， 并且可以在第一半导体层124上形成半导体材料。在这种情况下，之后可 以施加各向异性蚀刻工艺，诸如等离子体蚀刻，以去除沉积在第一半导体 层124的侧壁上的过量的半导体材料。
139.参考图16和图17i，第八方法900包括框914以诸如通过外延生长形 成源极/漏极部件108。具体地，源极/漏极部件108包括一种或多种半导体 材料。在一些实施例中，源极/漏极部件108包括掺杂有磷或砷的硅以用于 n型fet或掺杂有硼的硅锗以用于p型fet。如图17i所示，在所描绘的 实施例中，控制外延生长，使得源极和漏极部件108形成为具有高于第二 堆叠件1200的顶面的顶面，使得源极和漏极部件108连接至所有第二半导 体层126并且通过内部间隔件130与第一半导体层124分隔开。
140.参考图16和图17j，第八方法900包括框916，其中通过蚀刻工艺去 除伪栅极结构，产生栅极沟槽1022。特别地，在框916处去除伪栅极堆叠 件1002和栅极间隔件层118。栅极沟槽1022由源极和漏极部件108限定 并且跨越在源极和漏极部件108之间。
141.在框916处，从栅极沟槽1022选择性地去除第一半导体层124以释放 多个第二半导体层126。在第一半导体层124由硅锗形成并且第二半导体 层126由硅形成的实施例中，第一半导体层124的选择性去除可以包括sige 氧化工艺，然后是sige氧化物去除。在那些实施例中，sige氧化工艺可 以包括使用臭氧。在一些实施方式中，第一半导体层124的选择性去除可 以包括使用选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性 湿蚀刻工艺)。在一些实施例中，选择性干蚀刻工艺可以包括使用一种或 多种氟基蚀刻剂，诸如氟气或氢氟烃。在一些实施例中，选择性湿蚀刻工 艺可以包括氢氟化物(hf)或nh4oh蚀刻剂。如图17d所示，由于第二 堆叠件1200中的重复单元的布置，第一半导体层124(即，牺牲层124) 的去除释放了多个沟道构件104。每个沟道构件104包括第二半导体层126 (即，沟道层126)。
142.参考图16和图17k，第八方法900包括框918以在源极和漏极部件108 的侧壁上形成间隔件层132。间隔件层132的位于沟道构件104之间的部 分称为内部间隔件，并且位于第二堆叠件1200之上的部分称为栅极间隔件。 间隔件层132的形成可以包括在栅极沟槽中沉积介电层；以及对间隔件层 132执行各向异性蚀刻工艺，使得仅保留源极和漏极部件108
的侧壁上的 部分。间隔件层132包括一种或多种介电材料，诸如氧化硅、氮化硅、氮 氧化硅、其他合适的介电材料或它们的组合。
143.参考图16和图17l，第八方法900包括框920，其中在多个沟道构件 104中的每个上方和周围形成栅极堆叠件110。如上所述，栅极堆叠件110 包括栅极电介质1024和位于栅极电介质1024上方的栅电极116。在所描 绘的实施例中，栅极电介质1024可以包括界面层112和位于界面层112上 方的高k介电层114。由于已经在上面关于第一方法200的框210描述了 界面层112、高k介电层114和栅电极116的组分，为了简洁起见，此处 省略了界面层112、高k介电层114和栅电极116的详细描述。可以使用 cvd或ald在沟道构件104周围顺序沉积包括界面层112、高k介电层 114的栅极电介质1024。然后，如图17l所示，可以使用pvd、cvd、ald 或化学镀来沉积栅电极116。由于上述二维材料层1000的二维特性，每个 沟道构件104中的沟道层126用作第一沟道层，而每个沟道构件104中的 二维材料层1000用作第二沟道层。由于基本能带对准，第一沟道层和第二 沟道层可以同时并且独立地导通。出于类似的原因，图17l中的半导体器 件100是dcfet。因为在形成在沟道层126中的沟道和形成在二维材料层 1000中的沟道中允许电流流动，所以与在沟道区域中不具有二维材料层 1000的类似半导体器件相比，每个沟道构件104的有效沟道宽度可以增大 约1.2倍和1.5倍之间，并且导通电流也可以增大约1.2倍和1.5倍之间。
144.现在参考图16和图17m，第八方法900包括执行进一步工艺的框922。 在一些实施例中，这种进一步工艺可以包括源极/漏极接触件1006的形成、 栅极接触件的形成、另一ild层的形成、源极/漏极接触通孔的形成以及另 一互连结构的形成。由于框922处的操作与框622处的操作类似，为简洁 起见，省略了框922处的操作的详细描述。
145.图17m的半导体器件100在图17n、图17o和图17p中进一步示出。 图17n是半导体器件100的截面图；图17o是沿着虚线oo’的图17n中的 半导体器件100的截面图；并且图17p是沿着虚线pp’的图17n中的半导 体器件100的截面图。特别地，栅极电介质1024包括界面层112和高k介 电层114。高k介电层114为u形以包裹栅电极116。
146.半导体器件100也可以使用如图18中所示的第九方法930的方法形成。 方法930类似于包括框402的第三方法400。由于上面已经关于第三方法 400描述了各种操作，为简洁起见，此处省略了第三方法400中的那些操 作的细节。下面仅描述不同的操作。特别地，框402修改为框932，框932 包括在牺牲层上沉积牺牲层和二维材料层1000。在所描绘的实施例中，牺 牲层是通过选择性外延生长沉积的硅锗层124。第九方法930还包括在框 410处图案化鳍结构以在源极/漏极区域104sd中形成沟槽和在框412处形 成源极和漏特征108之间实施的框934。在框934处，如图19h所示，形 成介电层1008。介电层1008的形成可以包括选择性蚀刻硅锗层124，沉积 介电层1008；通过选择性蚀刻使介电层横向凹进；以及外延生长硅以填充 凹槽。
147.在一些实施例中，半导体器件100具有图20所示的结构，图20所示 的结构类似于图19l中的半导体器件100的结构。然而，二维材料层1000 延伸至源极和漏极部件108中并且还可以包括作为ldd部件的部分1010。 在本结构中，二维材料层1000增加了与源极/漏极部件108的接触面积并 且由于从s/d部件到二维材料层1000的沟道的改进的电流扩散(更少的电 流拥挤)而降低了接触电阻，二维材料层1000可以包括单个二维膜或多个 二维膜。此外，二维材料层1000的带隙可以通过二维膜的数量来调制，这 可以用于与s/d部件更好
的ec/ev带对准。在一些实施例中，半导体器件 100的结构以与图8和图9a至图9k所示的类似方法形成。具体地，在框 514处，操作包括通过合适的蚀刻工艺使栅极沟槽1022内的鳍结构103凹 进，从而形成凹槽1026；执行合适的横向蚀刻工艺以将凹槽延伸至源极/ 漏极区域；以及沉积二维材料层1000。
148.本发明涉及一种半导体器件。该半导体器件包括具有第一沟道层和位 于第一沟道层上方的第二沟道层的沟道构件，以及位于沟道构件上方的栅 极结构。第一沟道层包括硅、锗、iii
‑
v族半导体或ii
‑
vi族半导体，而第 二沟道层包括二维材料。在一些实施例中，介电层设置在二维材料层下方 以提供器件和衬底之间的隔离。此外，通过外延生长由半导体材料形成源 极和漏极部件，这为二维沟道层提供了更好的集成并且降低了接触电阻。
149.在一个示例方面中，本发明提供一种半导体制造方法。该方法包括提 供包括半导体结构的工件；在半导体结构上方沉积二维(2d)材料层；形 成电连接至半导体结构与二维材料层的源极部件与漏极部件，其中源极部 件与漏极部件包括半导体材料；以及在二维材料层上方形成栅极结构，并 且栅极结构介于源极部件与漏极部件之间。栅极结构、源极部件、漏极部 件、半导体结构和二维材料层配置为形成场效应晶体管。半导体结构和二 维材料层分别用作源极部件和漏极部件之间的第一沟道和第二沟道。
150.在上述方法中，其中，所述半导体结构包括硅、锗、iii
‑
v族半导体或 ii
‑
vi族半导体；并且所述二维材料层包括石墨烯、硫化钨(ws2)、碲化 钨(wte2)、硒化钨(wse2)、硫化钼(mos2)、碲化钼(wte2)、黑 磷和硒化钼(wse2)中的一种。
151.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件。
152.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述半导体结构的图案化还包括图案化所述二维材料层；并且所述半导体材 料的外延生长包括外延生长与所述二维材料层的边缘直接接触的所述半导 体材料。
153.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述半导体结构的图案化还包括图案化所述二维材料层；并且所述半导体材 料的外延生长包括外延生长与所述二维材料层的边缘直接接触的所述半导 体材料，其中，所述栅极结构包括栅极堆叠件和栅极间隔件层，所述栅极 间隔件层具有设置在所述栅极堆叠件的相对侧壁上的第一间隔件和第二间 隔件；并且所述二维材料层的图案化包括图案化所述二维材料层，使得图 案化的二维材料层跨越在所述栅极间隔件层的所述第一间隔件与所述第二 间隔件之间。
154.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述半导体结构的图案化还包括图案化所述二维材料层；并且所述半导体材 料的外延生长包括外延生长与所述二维材料层的边缘直接接触的所述半导 体材料，其中，所述栅极结构包括栅极堆叠件和栅极间隔件层，所述栅
极 间隔件层具有设置在所述栅极堆叠件的相对侧壁上的第一间隔件和第二间 隔件；并且所述二维材料层的图案化包括图案化所述二维材料层，使得图 案化的二维材料层跨越在所述栅极间隔件层的所述第一间隔件与所述第二 间隔件之间，其中，所述二维材料层的图案化包括图案化所述二维材料层， 使得所述图案化的二维材料层的相对边缘分别与所述第一间隔件和所述第 二间隔件的外侧对准。
155.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述源极部件和所述漏极部件的形成包括：在所述二维材料层的沉积之前， 在所述半导体结构上形成牺牲半导体层；以及在所述半导体结构的图案化 以在所述源极/漏极区域中形成所述沟槽之后，穿过所述沟槽用介电层替换 所述牺牲半导体层。
156.在上述方法中，其中，所述二维材料层的沉积包括：在所述半导体结 构上方形成伪栅极堆叠件，并且形成具有设置在所述伪栅极堆叠件的相对 侧壁上的第一间隔件和第二间隔件的栅极间隔件层；在所述源极部件和所 述漏极部件的形成之后，去除所述伪栅极堆叠件，产生由所述第一间隔件 和所述第二间隔件限定的栅极沟槽，所述半导体结构暴露在所述栅极沟槽 内；以及在暴露在所述栅极沟槽内的所述半导体结构上选择性地沉积所述 二维材料层，使得所述二维材料层分别跨越在所述第一间隔件和所述第二 间隔件的内侧之间。
157.在上述方法中，其中，所述二维材料层的沉积包括：在所述半导体结 构上方形成伪栅极堆叠件，并且形成具有设置在所述伪栅极堆叠件的相对 侧壁上的第一间隔件和第二间隔件的栅极间隔件层；在所述源极部件和所 述漏极部件的形成之后，去除所述伪栅极堆叠件，产生由所述第一间隔件 和所述第二间隔件限定的栅极沟槽，所述半导体结构暴露在所述栅极沟槽 内；以及在暴露在所述栅极沟槽内的所述半导体结构上选择性地沉积所述 二维材料层，使得所述二维材料层分别跨越在所述第一间隔件和所述第二 间隔件的内侧之间，还包括在所述栅极沟槽内的所述二维材料层上形成所 述栅极结构。
158.在上述方法中，其中，所述二维材料层的沉积包括沉积厚度在2埃和 10埃之间的所述二维材料层。
159.在上述方法中，还包括形成插入在所述二维材料层和所述半导体结构 之间的介电部件。
160.在一个示例方面中，本发明提供一种半导体制造方法。该方法包括形 成包括交替配置的第一半导体层和第二半导体层的半导体堆叠件。其中， 第一半导体层和第二半导体层的组分不同；在第二半导体层上沉积二维(2d) 材料层；形成电连接至第二半导体层与二维材料层的源极部件与漏极部件， 其中源极部件与漏极部件包括半导体材料；选择性地去除第一半导体层； 以及在二维材料层上方形成栅极结构，并且栅极结构延伸以包裹每个第二 半导体层。
161.在上述方法中，其中，所述第二半导体层包括硅、锗、iii
‑
v族半导体 和ii
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vi族半导体中的一种；并且所述二维材料层包括石墨烯、硫化钨(ws2)、 碲化钨(wte2)、硒化钨(wse2)、硫化钼(mos2)、碲化钼(mote2)、 黑磷和硒化钼(mose2)中的一种。
162.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半
导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述第二半导体层跨越在所述源极部件和所述漏极部件之间。
163.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述第二半导体层跨越在所述源极部件和所述漏极部件之间，其中，在所述 二维材料层上方形成所述栅极结构，并且所述栅极结构延伸以包裹每个所 述第二半导体层包括：在所述源极部件和所述漏极部件的形成之前，在所 述半导体堆叠件上方形成伪栅极结构；在所述源极部件和所述漏极部件的 形成之后，去除所述伪栅极结构，产生栅极沟槽；以及在所述栅极沟槽中 形成栅极堆叠件，并且所述栅极堆叠件跨越在所述第一栅极间隔件和所述 第二栅极间隔件之间，其中，所述第一半导体层的选择性去除包括在所述 伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体层。
164.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述第二半导体层跨越在所述源极部件和所述漏极部件之间，其中，在所述 二维材料层上方形成所述栅极结构，并且所述栅极结构延伸以包裹每个所 述第二半导体层包括：在所述源极部件和所述漏极部件的形成之前，在所 述半导体堆叠件上方形成伪栅极结构；在所述源极部件和所述漏极部件的 形成之后，去除所述伪栅极结构，产生栅极沟槽；以及在所述栅极沟槽中 形成栅极堆叠件，并且所述栅极堆叠件跨越在所述第一栅极间隔件和所述 第二栅极间隔件之间，其中，所述第一半导体层的选择性去除包括在所述 伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体层， 其中，在所述二维材料层上方形成栅极结构，并且所述栅极结构延伸以包 裹每个所述第二半导体层还包括：在所述伪栅极结构的去除之后，在所述 栅极沟槽中沉积介电材料层；以及在所述栅极堆叠件的形成之前，对所述 介电材料层执行各向异性蚀刻工艺，从而在所述源极部件的侧壁上形成第 一栅极间隔件并且在所述漏极部件的侧壁上形成第二栅极间隔件。
165.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述第二半导体层跨越在所述源极部件和所述漏极部件之间，其中，在所述 二维材料层上方形成所述栅极结构，并且所述栅极结构延伸以包裹每个所 述第二半导体层包括：在所述源极部件和所述漏极部件的形成之前，在所 述半导体堆叠件上方形成伪栅极结构；在所述源极部件和所述漏极部件的 形成之后，去除所述伪栅极结构，产生栅极沟槽；以及在所述栅极沟槽中 形成栅极堆叠件，并且所述栅极堆叠件跨越在所述第一栅极间隔件和所述 第二栅极间隔件之间，其中，所述第一半导体层的选择性去除包括在所述 伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体层， 其中，在所述二维材料层上方形成栅极结构，并且所述栅极结构延伸以包 裹每个所述第二半导体层还包括：在所述伪栅极结构的去除之后，在所述 栅极沟槽中沉积介电材料层；以及在所述栅极堆叠件的形成之前，对所述 介电材料层执行各向异性蚀刻工
艺，从而在所述源极部件的侧壁上形成第 一栅极间隔件并且在所述漏极部件的侧壁上形成第二栅极间隔件，其中， 所述第一半导体层的选择性去除包括在所述伪栅极结构的去除之后穿过所 述栅极沟槽选择性去除所述第一半导体层；所述二维材料层的沉积包括沉 积所述二维材料层以包裹每个所述第二半导体层；以及所述栅极沟槽中的 所述介电材料层的沉积包括在所述二维材料层上沉积所述介电材料层以包 裹每个所述第二半导体层。
166.在上述方法中，其中，所述源极部件和所述漏极部件的形成包括：图 案化所述半导体结构以在源极/漏极区域中形成沟槽；以及外延生长半导体 材料以填充所述沟槽，从而形成所述源极部件和所述漏极部件，其中，所 述第二半导体层跨越在所述源极部件和所述漏极部件之间，其中，在所述 二维材料层上方形成所述栅极结构，并且所述栅极结构延伸以包裹每个所 述第二半导体层包括：在所述源极部件和所述漏极部件的形成之前，在所 述半导体堆叠件上方形成伪栅极结构；在所述源极部件和所述漏极部件的 形成之后，去除所述伪栅极结构，产生栅极沟槽；以及在所述栅极沟槽中 形成栅极堆叠件，并且所述栅极堆叠件跨越在所述第一栅极间隔件和所述 第二栅极间隔件之间，其中，所述第一半导体层的选择性去除包括在所述 伪栅极结构的去除之后，穿过所述栅极沟槽选择性去除所述第一半导体层， 其中，在所述二维材料层上方形成栅极结构，并且所述栅极结构延伸以包 裹每个所述第二半导体层还包括：在所述伪栅极结构的去除之后，在所述 栅极沟槽中沉积介电材料层；以及在所述栅极堆叠件的形成之前，对所述 介电材料层执行各向异性蚀刻工艺，从而在所述源极部件的侧壁上形成第 一栅极间隔件并且在所述漏极部件的侧壁上形成第二栅极间隔件，其中， 对所述介电材料层的所述各向异性蚀刻工艺的执行包括对所述介电材料层 执行所述各向异性蚀刻工艺，从而在相邻的两个所述第一半导体层之间形 成内部间隔件。
167.在上述方法中，其中，所述第二半导体层上的所述二维材料层的沉积 包括在每个所述第二半导体层的顶面和底面上沉积所述二维材料层。
168.在一个示例方面中，本发明提供了一种半导体器件。该半导体器件包 括沟道构件，该沟道构件包括：第一沟道层和位于第一沟道层上方的第二 沟道层；栅极结构，位于沟道构件上方；以及半导体材料的源极部件和漏 极部件。第一沟道层包括硅、锗、iii
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v族半导体或ii
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vi族半导体。二维 材料包括石墨烯、硫化钨(ws2)、碲化钨(wte2)、硒化钨(wse2)、 硫化钼(mos2)、碲化钼(mote2)、黑磷或硒化钼(mose2)。第二沟道 层包括二维材料。源极和漏极部件的半导体材料电连接至第一沟道层和第 二沟道层。
169.前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发 明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来 设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势 的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离 本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文 中它们可以做出多种变化、替换以及改变。