半导体结构的制备方法与流程

1.本发明涉及半导体技术领域，特别是涉及一种半导体结构的制备方法。


背景技术：

2.动态随机存储器(dram)是一种广泛应用于多计算机系统的半导体存储器，随着半导体集成电路器件技术的发展，动态随机存储器的关键尺寸也越来越小，例如，有源区(active area，aa)的尺寸越来越小，这对半导体制备工艺的要求就变的非常高，当有源区的宽度非常小的时候，采用现有的刻蚀工艺，在刻蚀形成有源区时往往会对细长的有源区的末端部分(the end of elongated active area)造成破坏。


技术实现要素：

3.基于此，有必要针对刻蚀过程中对细长的有源区的末端部分造成破坏的问题，提供一种半导体结构的制备方法，可以避免当进行刻蚀形成有源区时对有源区的末端部分造成的破坏。
4.一种半导体结构的制备方法，其特征是，包括：
5.提供具有若干个第一沟槽的衬底，相邻所述第一沟槽之间形成有第一图案；
6.形成第一介质层，所述第一介质层至少覆盖所述第一图案的侧壁；
7.形成第二介质层，所述第二介质层填充所述第一沟槽；
8.隔断所述第一图案形成第二图案；
9.去除所述第二介质层。
10.在其中一个实施例中，形成所述第一介质层，所述第一介质层至少覆盖所述第一图案的侧壁包括：
11.于所述第一图案的侧壁以及所述第一沟槽的底部形成第一介质层。
12.在其中一个实施例中，形成所述第一介质层，所述第一介质层至少覆盖所述第一图案的侧壁包括：
13.于所述第一图案的侧壁、所述第一沟槽的底部以及所述第一图案的上表面形成所述第一介质层。
14.在其中一个实施例中，形成所述第一介质层之后且形成所述第二介质层之前还包括：
15.去除位于所述第一沟槽底部的所述第一介质层。
16.在其中一个实施例中，所述第一图案的宽度≤20nm。
17.在其中一个实施例中，相邻所述第一图案之间的间距≤30nm。
18.在其中一个实施例中，所述第一介质层的硬度大于所述第二介质层的硬度。
19.在其中一个实施例中，所述第一介质层包括二氧化硅层。
20.在其中一个实施例中，所述第二介质层包括旋涂碳层或旋涂玻璃层。
21.在其中一个实施例中，隔断所述第一图案形成所述第二图案包括：于各所述第一
图案上形成多个第二沟槽，以将各所述第一图案分割为多个第二图案。
22.在其中一个实施例中，去除所述第二介质层之后还包括：于所述第一沟槽以及所述第二沟槽中填充第三介质层，所述第三介质层填充所述第一沟槽及所述第二沟槽；且所述第二沟槽中的第三介质层与所述第二图案之间不存在所述第一介质层。
23.在其中一个实施例中，所述第三介质层包括二氧化硅层。
24.在其中一个实施例中，于各所述第一图案上形成多个所述第二沟槽，以将各所述第一图案分割为多个所述第二图案包括：
25.于所述衬底的上表面形成掩膜层；
26.对所述掩膜层进行图形化处理，以得到图形化掩膜层，所述图形化掩膜层包括多个贯穿所述掩膜层的开口图形，所述开口图形定义出所述第二沟槽的位置及形状；
27.基于所述图形化掩膜层对所述第一图案进行刻蚀，以于各所述第一图案上形成多个所述第二沟槽，以将各所述第一图案分割为多个所述第二图案。
28.在其中一个实施例中，所述第一图案的延伸方向与位于不同列相邻最短间距的所述第二沟槽的排列方向斜交。
29.在其中一个实施例中，所述第一沟槽的深度大于所述第二沟槽的深度。
30.在其中一个实施例中，所述第一沟槽的宽度小于所述第二沟槽的宽度。
31.在其中一个实施例中，所述第二沟槽仅隔断所述第一图案，所述第一图案侧壁上的所述第一介质层不被隔断。
32.在其中一个实施例中，利用所述第一图案和所述第一介质层的刻蚀选择比大于8的刻蚀工艺对所述第一图案进行隔断。
33.在其中一个实施例中，所述开口图形的尺寸大于所述第一图案的宽度。
34.在其中一个实施例中，所述第二沟槽的尺寸小于15nm，所述第一介质层的厚度范围为1nm-5nm，所述开口图形的尺寸小于30nm。
35.本发明的半导体结构的制备方法，通过至少在第一图案的侧壁上形成第一介质层作为保护层，这样当对第一图案进行刻蚀形成第二图案时，由于第一图案的侧壁始终受到第一介质层的保护，由隔断形成的第二图案所构成的有源区的末端在刻蚀过程中就不容易遭到破坏。
附图说明
36.图1为本发明半导体结构的制备方法的具体方法流程图；
37.图2为本发明半导体结构的制备方法的实施例中步骤s1所得具有若干第一沟槽的衬底的立体结构示意图；
38.图3为本发明半导体结构的制备方法的实施例中步骤s2所得半导体结构的立体结构示意图；
39.图4为本发明半导体结构的制备方法的实施例中去除位于第一沟槽底部的第一介质层后所得半导体结构的立体结构示意图；
40.图5为本发明半导体结构的制备方法的实施例中步骤s3所得半导体结构的立体结构示意图；
41.图6为本发明半导体结构的制备方法的实施例中步骤s42所得半导体结构的立体
结构示意图；
42.图7为本发明半导体结构的制备方法的实施例中步骤s5所得半导体结构的立体结构示意图；
43.图8为本发明半导体结构的制备方法的实施例中步骤s6所得半导体结构的立体结构示意图。
44.附图标号：1.衬底；11.第一图案；111.第二图案；112.第二沟槽；12.第一沟槽；2.第一介质层；3.图形化掩膜层；31.开口图形；4.第二介质层；5.第三介质层。
具体实施方式
45.为了更好地理解本发明的目的、技术方案以及技术效果，以下结合附图和实施例对本发明进行进一步的讲解说明。同时声明，以下所描述的实施例仅用于解释本发明，并不用于限定本发明。
46.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
47.在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由
……
组成”等，否则还可以添加另一部件或方法。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
48.在现有的半导体工艺中，采用一步刻蚀工艺对衬底进行干法刻蚀于衬底内形成浅沟槽，以在所述衬底内隔离出若干个有源区，然后再在浅沟槽内填充绝缘材料层形成沟槽隔离结构。然后，特别是随着半导体结构设计尺寸的日益减小，有源区的末端越来越细长，在使用干法刻蚀工艺直接刻蚀衬底形成有源区时，由于刻蚀气体中含有高能量的带电粒子或基团，当带电粒子或基团轰击衬底形成浅沟槽的同时，会对有源区的末端造成损伤或破坏；对器件性能带来不良影响。
49.因此，基于上述问题，需要一种半导体结构的制备方法，以减少刻蚀过程对有源区末端造成的破坏。
50.如图1所示，本发明提供一种半导体结构的制备方法，其包括：
51.s1：提供具有若干个第一沟槽的衬底，相邻第一沟槽之间形成有第一图案；
52.s2：形成第一介质层，第一介质层至少覆盖第一图案的侧壁；
53.s3：形成第二介质层，第二介质层填充第一沟槽；
54.s4：隔断第一图案形成第二图案；
55.s5：去除第二介质层。
56.本发明半导体结构的制备方法通过先对衬底中第一图案的侧壁形成第一介质层以作为保护层后，再对第一图案进行隔断形成第二图案，以得到由第二图案构成的有源区，这样在对第一图案进行隔断形成构成有源区的第二图案时，由于第一图案的侧壁始终受到第一介质层的保护，隔断形成的第二图案的末端(也就是有源区的末端)在隔断过程中能够受到很好的保护。
57.请参阅图2所示，步骤s1可以包括以下步骤：
58.s11：提供衬底1；
59.s12：对衬底1进行刻蚀，以于衬底1中形成第一沟槽12，相邻第一沟槽12之间形成第一图案11。
60.作为示例，衬底1包括但不限于硅衬底、氮化镓衬底、绝缘体上硅或碳化硅衬底等等，本实施例中，衬底1可以为硅衬底。衬底1内可以形成有通过离子注入工艺形成的掺杂阱区，掺杂阱区的掺杂类型可以为p型或n型。
61.作为示例，第一图案11与第一沟槽12构成条形阵列结构，其中，第一图案11为板状壁结构，具体的，第一图案11可以为但不仅限于矩形板状壁结构；多个第一图案11间隔阵列排布，相邻两个第一图案11之间形成第一沟槽12；具体的，多个第一图案11间隔平行排布。
62.作为示例，如图2所示，步骤s12中的第一图案11的宽度d可以根据实际需要进行设置，所述宽度为垂直第一图案11延伸方向上的截面在沿衬底1水平方向上的长度。优选的，第一图案11的宽度d可以≤20nm，更具体的，第一图案11的宽度d可以为20nm、15nm或10nm等等，在所述宽度范围内，本发明所描述的技术问题更加突出，采用本实施例记载的技术方案才具有更优的经济性以及有益的技术效果；相邻第一图案11之间的间距l可以根据实际需要进行设定，具体的，相邻第一图案11之间的间距l可以≤30nm，更具体的，相邻第一图案11之间的间隙可以为30nm、25nm、20nm、15nm或10nm等等,但在其他实施例中，相邻第一图案11之间的间距l并不以上述数据为限。需要说明的是，这里所说的相邻第一图案11之间的间距l≤30nm指的是相邻两个第一图案11的中心间距。
63.作为示例，步骤s12中可以采用sadp(自对准双重图案)工艺或saqp(自对准四重图案)工艺来在衬底1上形成包括多个第一图案11以及多个第一沟槽12的条形阵列结构。sadp工艺及saqp工艺为本领域技术人员所知晓，此处不再累述。
64.作为示例，请参阅图3所示，步骤s2可以包括以下步骤：
65.于第一沟槽12的侧面以及底部形成第一介质层2，此时，第一介质层2作为保护层；可选的，还可以于第一沟槽12的侧面、第一沟槽12的底部以及第一图案11的上表面形成第一介质层2，使得当后续刻蚀第二沟槽时，第一介质层2可以有效的保护第一图案11。
66.具体的，第一介质层2的厚度可以根据实际需要进行设定，更为具体的，第一介质层2的厚度小于第一沟槽12宽度的一半，此时，形成第一介质层2之后，第一沟槽12内还具有间隙。优选的，第一介质层2的厚度范围为1nm-5nm，在此范围内，第一介质层2既能为第一图案11提供足够的保护，又能留下足够的空间供后续的第三介质层填充。
67.作为示例，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或热氧化工艺形成第一介质层2，第一介质层2作为保护层可以包括但不限于二氧化硅(sio2)层、一氧化硅(sio)层、氮化硅(sin)层或氮氧化硅(sion)层等等，本实施例中，第一介质层2可以为二氧化硅层。
68.在其中一个示例中，请参阅图4所示，形成第一介质层2之后且形成第二介质层4之前还包括：去除位于第一沟槽12底部的第一介质层2。这样使得第一介质层2底部被隔断，以形成非连续的隔断结构，使得第一沟槽12底部不会有太多的载流子聚集，避免晶体管衬底中的空穴或电子在第一介质层2附近聚集而导致的漏电。值得注意的是，可以将第一沟槽12底部的第一介质层2全部去除或部分去除，本实施例中，去除第一沟槽12底部所有的第一介质层2。具体的，可以采用但不仅限于干法刻蚀工艺去除位于第一沟槽12底部的第一介质层
2。
69.请参阅图5所示，步骤s3可以包括以下步骤：
70.于第一沟槽12内形成第二介质层4，第二介质层4填充第一沟槽12。
71.作为示例，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或旋涂工艺形成第二介质层4。第二介质层4的材料可以与第一介质层2的材料不同；具体的，第一介质层2的硬度大于所述第二介质层4的硬度，使得第一介质层2能为第一图案11提供很好的保护，同时在相同的刻蚀条件下，第二介质层4的去除速率要远远大于第一介质层2的去除速率，以确保后续去除第二介质层4时位于第一图案11上表面的第一介质层2几乎不被去除；更为具体的，本实施例中，第二介质层4可以包括但不限于旋涂碳(soc)层或旋涂玻璃(sog)层等等。当然，在其他示例中，任何一种其他的符合上述条件的材料层均可以用于此。
72.更为具体的，步骤s3可以包括如下步骤：
73.s31：形成第二介质材料层(未示出)，第二介质材料层填充第一沟槽12并覆盖位于所述第一图案11上表面的第一介质层2；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或旋涂工艺形成第二介质材料层；
74.s32：去除覆盖位于第一图案11上表面的第一介质层2上的第二介质材料层，保留于第一沟槽12内的第二介质材料层即为第二介质层4；具体的，可以采用但不仅限于化学机械研磨工艺去除覆盖位于第一图案11上表面的第一介质层2上的第二介质材料层。在其他实施例中，第二介质材料层还位于第一图案11上表面的第一介质层2上，所述第一图案11上表面的第一介质层2上的第二介质材料层和所述第一沟槽12中第二介质材料层具有连续的平坦的上表面。
75.步骤s4包括以下步骤：于各第一图案11上形成多个第二沟槽112，以将各第一图案11分割为多个第二图案111。
76.具体的，步骤4可以包括如下步骤：
77.s41：于衬底1的上表面形成掩膜层；
78.s42：对掩膜层进行图形化处理，以得到图形化掩膜层3，图形化掩膜层3包括多个贯穿所述掩膜层的开口图形31，开口图形31定义出第二沟槽112的位置及形状，如图6所示；可选地，开口图形31的形状可以为圆形、椭圆形或矩形等等
79.s43：基于图形化掩膜层3对第一图案11进行刻蚀，以于各第一图案11上形成多个第二沟槽112，以将各第一图案11分割为多个第二图案111；
80.s44：去除图形化掩膜层3。
81.作为示例，步骤s41中，掩膜层可以包括但不限于无定形碳层、氮氧化硅层、氧化硅层或上述三者中至少两者的组合。具体的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺及旋涂工艺中的至少一种形成掩膜层。
82.作为示例，步骤s42中，可以基于光刻刻蚀工艺对掩膜层进行图形化处理以得到图形化掩膜层3；在另一个示例中，开口图形31的尺寸大于第一图案11的宽度，具体的，开口图形31的尺寸可以为沿第一图案11宽度方向上的尺寸，也可以为沿衬底水平方向上的最大尺寸。例如，第一图案11的宽度≤20nm，第二沟槽112的尺寸≤15nm，第一介质层2的厚度范围为1nm-5nm，开口图形31的尺寸小于30nm。开口图形31的尺寸大于第一图案11的宽度有利于
增大工艺窗口，提高产品良率。需要注意的是，第二沟槽112的尺寸可以为沿第一图案11宽度方向上的尺寸，也可以为沿衬底水平方向上的最大尺寸。
83.作为示例，步骤s43中，可以采用干法刻蚀工艺基于图形化掩膜层3对第一图案11进行刻蚀；在另一个示例中，第二沟槽112仅隔断第一图案11，第一图案11侧壁上的第一介质层2不被隔断，具体的，利用开口图形31，采用第一图案11和第一介质层2的刻蚀选择比大于8的刻蚀工艺刻蚀第一图案11形成第二沟槽112，第一沟槽12和第二沟槽112之间形成第二图案111，第一图案11侧壁上的第一介质层2没有被刻蚀隔断。利用高刻蚀选择比的工艺仅刻蚀隔断第一图案11，保留完整的第一介质层2，可以更好的保证形成的第二图案111端部的形状，进而提高器件性能。
84.作为示例，步骤s44中，可以采用刻蚀工艺或化学机械研磨工艺去除图形化掩膜层3。
85.请参阅图7所示，在其中一个实施例中：第一图案11的延伸方向与位于不同列相邻最短间距的第二沟槽112的排列方向斜交。具体的，同一第一图案11上的第二沟槽112之间间隔排布，相邻第一图案11上的第二沟槽112之间错位排布；更为具体的，位于相邻奇数列的第一图案11内的第二沟槽112与位于与其临近的偶数列的第一图案11内的第二沟槽112错位排布，位于相邻奇数列的第一图案11内的第二沟槽112一一对应设置，位于相邻偶数列的第一图案11内的第二沟槽112一一对应设置。具体的，第一图案为存储器件的有源区，上述排列方式有利于实现存储器件的存储密度的最大化。
86.在另一个实施例中：请参阅图2及图7，第一沟槽12的深度h1可以大于或等于第二沟槽112的深度h2，本实施例中，第一沟槽12的深度h1可以大于第二沟槽112的深度h2，第一沟槽12的深度大于第二沟槽112的深度可以使隔断效果更好，避免相邻有源区之间互相影响，具体的，可以通过上述工艺分别先刻蚀第一沟槽12后，再刻蚀第二沟槽112的方式，即分两次刻蚀来达到第一沟槽12深度h1与第二沟槽112深度h2不同的效果。
87.在另一个实施例中：请参阅图2及图7，第一沟槽12的宽度d1可以小于或等于第二沟槽112的宽度d2，本实施例中，第一沟槽12的宽度d1可以小于第二沟槽112的宽度d2；值得注意的是，第二沟槽112的宽度指的是沿第一图案11延伸方向上的尺寸。
88.步骤s5中，去除位于第一沟槽12中的第二介质层4，如图7所示。
89.作为示例，可以采用湿法刻蚀工艺或干法刻蚀工艺去除位于第一沟槽12中的第二介质层4，具体的，本实施例中采用湿法刻蚀工艺去除位于第一沟槽12中的第二介质层4，更为具体的，采用可以去除第一沟槽12中的第二介质层4，但几乎又不能去除位于第一图形11上表面的第一介质层2及几乎不能去除衬底1的腐蚀溶液来去除位于第一沟槽12中的第二介质层4。
90.在一实施例中，去除位于第一沟槽12中的第二介质层4之后还包括：
91.s6：于第一沟槽12以及第二沟槽112中填充第三介质层5，第三介质层5填充第一沟槽12及第二沟槽112，且第二沟槽112中的第三介质层5与第二图案111之间不存在第一介质层2，如图8所示。具体的，第一沟槽12中的第三介质层5与第一介质层2直接接触，第二沟槽112中的第三介质层5与第二图案111直接接触。
92.作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或旋涂工艺等其他方法形成第三介质层5。第三介质层5的材料可以与第一介质层2的材料相同，
也可以与第一介质层2的材料不同。具体的，第三介质层5可以包括但不限于二氧化硅(sio2)层或氮化硅(sin)层。最终，第三介质层5与第一介质层2共同作为浅沟槽隔离结构。
93.本发明制备工艺简单，在半导体制造领域具有广泛的应用前景，并有效克服了现有技术中的缺点具高度产业利用价值。
94.应该理解的是，虽然附图各流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
95.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
96.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。