半导体结构与其形成方法与流程

1.本公开实施例涉及半导体结构，特别是涉及在不同图案密度的区域中形成横向尺寸一致的鳍状结构。


背景技术：

2.半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作制程所能产生的最小构件或线路)缩小而增加。尺寸缩小的制程有利于增加产能并降低相关成本。


技术实现要素：

3.在一些实施例中，半导体结构的形成方法包括：形成半导体结构，其具有基板、介电层、下侧图案化层、与上侧图案化层。介电层位于基板上，下侧图案化层位于介电层上，且上侧图案化层位于下侧图案化层上。方法亦包括在上侧图案化层上进行第一蚀刻制程，以形成图案化的上侧图案化层。图案化的上侧图案化层包括第一图案密度的第一区与第二图案密度的第二区，且第二图案密度小于第一图案密度。方法亦包括在下侧图案化层上进行第二蚀刻制程，以形成图案化的下侧图案化层。图案化的下侧图案化层包括多个第一块状物于第一区中与多个第二块状物于第二区中，且每一第二块状物具有梯形剖视轮廓。方法亦包括分别以第一蚀刻速率与第二蚀刻速率在第一块状物与第二块状物上进行第三蚀刻制程，以形成调整的图案化的下侧图案化层。第一蚀刻速率低于第二蚀刻速率。方法亦包括采用图案化的上侧图案化层与调整的图案化的下侧图案化层作为遮罩，并在基板与介电层上进行第四蚀刻制程以形成多个鳍状物。
4.在一些实施例中，半导体结构的形成方法包括沉积介电层于基板上，并沉积图案化层于介电层上。方法亦包括在图案化层上进行第一蚀刻制程，以形成含有第一图案密度的多个第一块状物的第一区与含有第二图案密度的多个第二块状物的第二区，且第二图案密度小于第一图案密度。方法亦包括在第二块状物上进行第二蚀刻制程，以减少每一第二块状物的宽度；以及采用第一块状物与第二块状物并蚀刻介电层与基板，以形成多个鳍状结构。
5.在一些实施例中，半导体结构包括基板与多个鳍状结构形成于基板上。鳍状结构包括第一图案密度的多个第一鳍状结构。每一第一鳍状结构的第一宽度实质上等于微影设备的关键尺寸。相邻的第一鳍状结构之间的第一分隔介于约20nm至约70nm之间。鳍状结构亦包括第二图案密度的多个第二鳍状结构，且第二图案密度小于第一图案密度。每一第二鳍状结构的第二宽度实质上等于第一宽度。相邻的第二鳍状结构之间的第二分隔介于约10nm至约20nm之间。介电层形成于第一鳍状结构与第二鳍状结构上。
附图说明
6.图1是一些实施例中，半导体结构的剖视图。
7.图2至图6是一些实施例中，形成不同图案密度的鳍状结构的半导体结构的多种制作阶段的剖视图。
8.图7是一些实施例中，形成不同图案密度与实质上相同宽度的鳍状结构的方法的流程图。
9.其中，附图标记说明如下：
10.α，β：角度
11.d，d1，d2：距离
12.t，118t，120t，122t：厚度
13.w：宽度
14.100：鳍状场效晶体管
15.102，202：基板
16.104，604：鳍状结构
17.106：源极/漏极区
18.108：栅极结构
19.110：间隔物
20.110a，110b，110c：间隔物部分
21.112：浅沟槽隔离区
22.116：栅极
23.118：介电层
24.120：栅极盖层
25.121：鳍状物区
26.122：栅极功函数层
27.124：栅极金属填充层
28.200，300，400，500，600：半导体结构
29.230：蚀刻调整层
30.240：下侧图案化层
31.250：上侧图案化层
32.306：密集区
33.308：疏松区
34.310：第一蚀刻制程
35.350：图案化的上侧图案化层
36.410：第二蚀刻制程
37.440：图案化的下侧图案化层
38.440a，440b，540b：块状物
39.510：第三蚀刻制程
40.510h：水平蚀刻进程
41.540：调整的图案化的下侧图案化层
42.610：第四蚀刻制程
43.700：制作制程
44.702，704，706，708，710：步骤
具体实施方式
45.下述详细描述可搭配图式说明，以利理解本公开的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
46.下述内容提供的不同实施例或实例可实施本公开的不同结构。下述特定构件与排列的实施例是用以简化本公开内容而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本公开实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未接触另一结构)。此外，本公开的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
47.此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
48.用语“基本上”指的是在产品或制程的设计阶段中，用于构件或制程操作的特性或参数的期望值或目标值，以及高于及/或低于所需值的数值。数值范围通常来自于制程或公差中的细微变化。
49.此处的用语“大约”和“实质上”指的是给定数量的数值可依据半导体装置相关的技术节点变化。在一些实施例中，用语“大约”和“实质上”可表示给定数量的值在5％之内变化(例如数值的
±
1％、
±
2％、
±
3％、
±
4％、或
±
5％)，端视具体的技术节点而定。
50.随着技术进展，集成电路的特征在于比前一代装置的尺寸更小。随着平面半导体装置如金属氧化物半导体场效晶体管缩小至多种技术节点，其他方法进展可增加装置密度与速度。方法之一为鳍状场效晶体管装置，其为含有自基板延伸的鳍状结构(如鳍状物)的三维场效晶体管。鳍状结构的宽度通常设计为等于形成晶体管所用的微影设备的关键尺寸。关键尺寸可为约7nm、约5nm、约3nm、或任何合适尺寸。晶体管的源极、漏极、与通道可形成于鳍状物上。鳍状场效晶体管可与现有的互补式金属氧化物半导体制程相容，且其三维结构可大幅减少尺寸并维持栅极控制与缓解短通道效应。
51.实施这些结构与制程的方法面临挑战。随着鳍状物尺寸与鳍状物之间的间隔缩小，可能加剧相同晶圆或晶粒上的所有装置的负载效应。举例来说，设计为实质上相同宽度的鳍状物可能会具有不同鳍状物宽度，因为不同图案密度的区域中的蚀刻速率不同。由于不同图案性质如图案密度、结构高宽比、及/或结构的组成或反射率，整个半导体装置的蚀刻速率不同而造成负载效应。举例来说，由于等离子体蚀刻制程的物理与化学特性，较高图案密度的区域可具有较低蚀刻速率与较高的等离子体散射，而具有较低密度图案的区域可具有较高蚀刻速率与较低的等离子体散射。因此等离子体蚀刻剂的行为变化会造成等离子
体蚀刻后的轮廓不同，使不同的图案具有负载效应。
52.本公开多种实施例提供的方法可形成鳍状结构，其于不同图案密度的区域中具有一致的横向尺寸。鳍状结构的形成方法可为形成一或多个图案化的图案化层于基板上，接着进行等离子体蚀刻制程。可沉积蚀刻调整层于基板与一或多个图案化的图案化层之间。一或多个图案化的图案化层可包含一或多个硬遮罩层。在等离子体蚀刻制程的一或多个阶段，蚀刻调整层可阻碍向下蚀刻进程并增进横向蚀刻进程，以达疏松区(比如图案密度较低的区域)与密集区(比如图案密度较高的区域)中实质上相同的蚀刻轮廓。在一些实施例中，等离子体蚀刻制程所用的前驱物选择，依据其于疏松区与密集区中的移动率。举例来说，可选择在疏松区中具有较高移动率，且在密集区中具有较低移动率的前驱物，以用于等离子体蚀刻制程的一或多个阶段。
53.图1是鳍状场效晶体管的等角图。图2至图6是形成鳍状结构的多种制作阶段时的半导体装置，而鳍状结构在疏松区与密集区中具有实质上相同的剖视轮廓。图7为例示性的流程图，其显示形成多个鳍状结构于疏松区与密集区中的方法。
54.图1是一些实施例中，鳍状场效晶体管的等角图。鳍状场效晶体管100可包含于微处理器、存储器单元、或其他集成电路中。图1中的鳍状场效晶体管仅用于说明目的而未依比例绘示。鳍状场效晶体管100可包含额外的合适结构，比如额外间隔物、衬垫层、接点结构、与任何其他合适结构，其未图示于图1中以求图式清楚。
55.鳍状场效晶体管100可形成于基板102上，且可包含具有鳍状物区121与源极/漏极区106的鳍状结构104、位于鳍状结构104上的栅极结构108、位于每一栅极结构108的两侧上的间隔物110、与浅沟槽隔离区112。图1显示三个鳍状结构104与五个栅极结构108。依据此处说明的内容，鳍状场效晶体管100可具有更多或更少的鳍状结构或栅极结构。此外，鳍状场效晶体管100可由其他结构构件(省略于此以求清楚说明，比如源极/漏极接点结构、栅极接点结构、导电通孔、导电线路、介电层、与钝化层)合并至集成电路中。
56.基板102可为半导体材料如硅。在一些实施例中，基板102包含结晶硅基板如晶圆。在一些实施例中，基板102包括(i)半导体元素如锗；(ii)半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；(iii)半导体合金如碳化硅锗、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟、及/或砷化铝镓；或(iv)上述的组合。此外，基板102可依设计需求掺杂(如p型基板或n型基板)。在一些实施例中，基板102可掺杂p型掺质(如硼、铟、铝、或镓)或n型掺质(如磷或砷)。在一些实施例中，半导体结构如鳍状场效晶体管100亦可包含处理后的集成电路晶圆埋置于基板102中。举例来说，基板102可包含多种晶体管、电容器、电阻、与内连线所制成的逻辑构件、数字构件、或射频构件，其未图示于图1以简化图式。
57.鳍状结构104指的是鳍状场效晶体管100的载流结构，且可沿着y轴穿过栅极结构108。鳍状结构104的每一鳍状结构可具有宽度w，其实质上等于或大于制造鳍状场效晶体管100所用的微影设备的关键尺寸。举例来说，宽度w可为约3nm、约5nm、约7nm、或任何合适尺寸。鳍状结构104的鳍状结构可隔有距离d，其于整个晶圆或晶粒的尺寸可不同。举例来说，疏松区中的鳍状物分隔可大于密集区中的鳍状物分隔。在一些实施例中，距离d在疏松区中可介于约20nm至约70nm之间，且在密集区中可介于约10nm至约20nm之间。举例来说，疏松区中的距离d可介于约20nm至约30nm之间、介于约30nm至约50nm之间、介于约50nm至约70nm之
间、或任何合适距离。在一些实施例中，密集区中的距离d可介于约10nm至约15nm之间、介于约15nm至约20nm之间、或任何合适距离。在一些实施例中，比例w/d在疏松区中可介于约0.1至约0.5之间，且在密集区中可介于约1至约2之间。在一些实施例中，疏松区或密集区中的距离d可不同。鳍状结构104可包含(i)栅极结构108之下的鳍状物区121的部分；以及(ii)位于鳍状物区121的部分上的源极/漏极区106，其可形成于每一栅极结构108的两侧上。栅极结构108之下的鳍状结构104的鳍状物区121的部分(未图示于图1中)可延伸高于浅沟槽隔离区112，而对应的栅极结构108之一可包覆上述鳍状物区121的部分。可回蚀刻栅极结构108的两侧上的鳍状物区121，且可外延成长源极/漏极区106于鳍状物区121的回蚀刻部分上。
58.鳍状结构104的鳍状物区121包含的材料可与基板102类似。源极/漏极区106可包含外延成长的半导体材料。在一些实施例中，外延成长的半导体材料与基板102的材料相同。在一些实施例中，外延成长的半导体材料与基板102的材料不同。外延成长的半导体材料可包含(i)半导体材料如锗或硅；(ii)半导体化合物材料如砷化镓或砷化铝镓；或(iii)半导体合金如硅锗或磷砷化镓。鳍状结构104所用的其他材料亦属本公开实施例的范畴。
59.在一些实施例中，源极/漏极区106的成长方法可为(i)化学气相沉积如低压化学气相沉积、超高真空化学气相沉积、远端等离子体化学气相沉积、或合适的化学气相沉积制程；(ii)分子束外延制程；(iii)合适的外延制程；或(iv)上述的组合。在一些实施例中，源极/漏极区106的成长方法可为外延沉积与部分蚀刻制程，其可重复至少一次外延沉积与部分蚀刻制程。这些重复的沉积与部分蚀刻制程亦可称作循环沉积
‑
蚀刻制程。在一些实施例中，源极/漏极区106的成长方法可为选择性外延成长，其添加蚀刻气体以促进选择性成长半导体材料于鳍状结构的露出表面上，而不成长半导体材料于绝缘材料(如浅沟槽隔离区112的介电材料)上。外延成长源极/漏极区106所用的其他方法亦属本公开实施例的范畴。源极/漏极区106可为p型区或n型区。在一些实施例中，p型源极/漏极区106可包含硅锗且可在外延成长时采用p型掺质如硼、铟、或镓以进行原位掺杂。对p型原位掺杂而言，可采用p型掺杂前驱物如乙硼烷、三氟化硼、或其他p型掺杂前驱物。在一些实施例中，n型源极/漏极区106可包含硅，且可在外延成长制程时采用n型掺质如磷或砷以进行原位掺杂。对n型原位掺杂而言，可采用n型掺杂前驱物如磷化氢、砷化氢、或其他n型掺杂前驱物。在一些实施例中，不原位掺杂源极/漏极区106，且可进行离子布植以掺杂源极/漏极区106。
60.间隔物110可包含间隔物部分110a形成于栅极结构108的侧壁上并接触介电层118、间隔物部分110b形成于鳍状结构104的侧壁上、以及间隔物部分110c形成为浅沟槽隔离区112上的保护层。每一间隔物部分亦可为含有超过一个间隔物结构的多间隔物结构。举例来说，间隔物部分110a可包含多个间隔物与气隙形成于栅极结构108与鳍状结构104之间。密封材料可形成于气隙上以密封并保护气隙免于后续制作制程的影响。图1未显示气隙与密封材料以简化图式。间隔物110可包含绝缘材料如氧化硅、氮化硅、低介电常数材料、或上述的组合。间隔物110可包含低介电常数的材料，其介电常数低于3.9(比如低于3，5、3、或2.8)。由于气隙的介电常数为约1，与只采用低介电常数的间隔物相较，间隔物110的有效介电常数可进一步降低。间隔物110所用的低介电常数的材料的形成方法可采用沉积制程，比如原子层沉积。在一些实施例中，间隔物110的沉积方法可采用化学气相沉积、低压化学气相沉积、超高真空化学气相沉积、远端等离子体化学气相沉积、物理气相沉积、任何其他合
适的沉积制程、或上述的组合。在一些实施例中，密封材料可为高刚性材料如hrsco。在一些实施例中，密封材料可为双层密封材料，其形成方法可为沉积第一密封材料于栅极结构108与源极/漏极区106之间的开口顶部上，接着沉积第二密封材料于第一密封材料上以形成壳体，其具有气体密封于开口中。间隔物110与密封材料所用的其他材料与厚度亦属本公开实施例的范畴。
61.每一栅极结构108可包含栅极116、与栅极116相邻并接触栅极116的介电层118、与栅极盖层120。栅极结构108的形成方法可为栅极置换制程。
62.在一些实施例中，介电层118的组成可采用高介电常数的介电材料(比如介电常数大于约3.9的介电材料)。介电层118的形成方法可为化学气相沉积、原子层沉积、物理气相沉积、电子束蒸镀、或其他合适制程。在一些实施例中，介电层118可包含(i)氧化硅、氮化硅、及/或氮氧化硅的层状物，(ii)高介电常数的介电材料如氧化铪、氧化钛、氧化铪锆、氧化钽、硅酸铪、氧化锆、或硅酸锆，(iii)高介电常数的介电材料如含锂、铍、镁、钙、锶、钪、钇、锆、铝、镧、铈、镨、铌、钐、铕、钆、铽、镝、钬、铒、铥、镱、或镏的氧化物，或(iv)上述的组合。高介电常数的介电层的形成方法可为原子层沉积及/或其他合适方法。在一些实施例中，介电层118可包含绝缘材料层的单层或堆叠。介电层118所用的其他材料与形成方法亦属本公开实施例的范畴。举例来说，介电层118的部分可形成于水平表面上，比如浅沟槽隔离区112的上表面上。虽然未图示于图1，介电层118亦可形成于栅极116之下的鳍状物区121的顶部与侧壁上。
63.在一些实施例中，介电层118亦形成于栅极116与间隔物部分110a的侧壁之间，如图1所示。在一些实施例中，介电层118的厚度118t可为约1nm至约5nm。
64.栅极116可包含栅极功函数金属层122与栅极金属填充层124。在一些实施例中，栅极功函数金属层122位于介电层118上。栅极功函数金属层122可包含单一金属层或金属层的堆叠。金属层的堆叠所包含的金属的功函数可彼此相同或不同。在一些实施例中，栅极功函数金属层122可包含铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、银、碳化钽、氮化钽硅、碳氮化钽、钛铝、氮化钛铝、氮化钨、金属合金、或上述的组合。栅极功函数金属层122的形成方法可采用合适制程如原子层沉积、化学气相沉积、物理气相沉积、电镀、或上述的组合。在一些实施例中，栅极功函数层122的厚度122t为约2nm至约15nm。栅极功函数层122的其他材料、形成方法、与厚度亦属本公开实施例的范畴。
65.栅极金属填充层124可包含单一金属层或金属层的堆叠。金属层的堆叠可包含彼此不同的金属。在一些实施例中，栅极金属填充层124可包含合适的导电材料，比如钛、银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、氮化钨、铜、钨、钴、镍、碳化钛、碳化钛铝、碳化钽铝、金属合金、或上述的组合。栅极金属填充层124的形成方法可为原子层沉积、物理气相沉积、化学气相沉积、或其他合适的沉积制程。栅极金属填充层124所用的其他材料与形成方法亦属本公开实施例的范畴。
66.在一些实施例中，栅极盖层120的厚度120t为约5nm至约50nm，且可在鳍状场效晶体管100的后续制程中保护栅极结构108。栅极盖层120可包含氮化物材料如氮化硅、富硅氮化物、或氮氧化硅。栅极盖层120所用的其他材料亦属本公开实施例的范畴。
67.浅沟槽隔离区112可电性隔离鳍状场效晶体管100与相邻的主动单元及被动单元(未图示于此，整合至基板102中或沉积于基板102上)。浅沟槽隔离区112可具有介电材料，
比如氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、或其他合适的绝缘材料。在一些实施例中，浅沟槽隔离区112可包含多层结构。鳍状结构104、源极/漏极区106、栅极结构108、间隔物110、与浅沟槽隔离区112的剖视形状仅为例示性而非局限本公开实施例。
68.图7显示的制作制程700可形成半导体装置的鳍状结构，其于半导体基板的不同区域(比如半导体基板的疏松区与密集区)可具有实质上相同的宽度。图2至图6提供图7所示的制作制程时的半导体装置的多种图式。制作制程可合并蚀刻调整层于一或多个图案化层与基板之间。此处提供的制作制程仅为例示性，且可依据本公开实施例进行未图示于此的其他制程。图2至图6所示的制作制程与半导体装置仅用于说明目的。举例来说，图6所示的制作制程可用于形成任何合适的三维晶体管，比如鳍状场效晶体管或全绕式栅极装置。在一些实施例中，制作制程可用于形成任何合适的半导体装置，包含不同图案密度的多个凸起结构。
69.如图7所示的一些实施例，步骤702形成蚀刻调整层、下侧图案化层、与上侧图案化层于基板上。图2是将蚀刻调整层230、下侧图案化层240、与上侧图案化层250置于基板202上之后的半导体结构200的剖视图。
70.半导体结构200包含基板202。在一些实施例中，基板202可为(i)另一半导体如锗；(ii)半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、及/或锑化铟；(iii)半导体合金如硅锗；或(iv)上述的组合。在一些实施例中，基板202可为绝缘层上半导体。在一些实施例中，基板202可为外延材料。在一些实施例中，基板202可与图1所示的上述基板102类似。
71.在一些实施例中，可形成蚀刻调整层230于基板202上，可在形成图案化的图案化层时避免蚀刻基板202。蚀刻调整层230的组成可采用介电材料，比如氧化硅、氮化硅、氮氧化硅、碳氮化硅、任何合适的介电材料、及/或上述的组合。在一些实施例中，蚀刻调整层230的组成可为一或多层的材料。举例来说，蚀刻调整层230可由第一子层、第二子层、与第三子层所形成，其组成可分别采用氧化硅、氮化硅、与氮氧化硅。在一些实施例中，蚀刻调整层230的组成可采用低介电常数的介电材料(比如介电常数低于约3.9的介电材料)。在一些实施例中，蚀刻调整层230的组成可采用金属氧化物材料如氧化铪、氧化锆、任何合适的金属氧化物材料、及/或上述的组合。在一些实施例中，蚀刻调整层230的组成可采用适用于蚀刻停止层的材料。蚀刻调整层230的沉积方法可为任何合适制程，比如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、电镀、任何合适的沉积方法、及/或上述的组合。在一些实施例中，蚀刻调整层230的厚度t可介于约3nm至约5nm之间。在一些实施例中，蚀刻调整层230的厚度t可大于约5nm。举例来说，厚度t可介于约3nm至约4nm之间、介于4nm至约5nm之间、介于约5nm至约7nm之间、介于约7nm至约10nm之间、介于约10nm至约15nm之间、或任何合适厚度。在一些实施例中，减少蚀刻调整层230的厚度至小于约3nm，可能会在后续蚀刻制程时减少蚀刻调整层230的耐久度。在一些实施例中，增加蚀刻调整层230的厚度至超过5nm，可能延长蚀刻制程并损伤形成于蚀刻调整层230上的一或多个图案化的图案化层。
72.下侧图案化层240位于蚀刻调整层230的上表面上，且组成可为介电材料。举例来
说，下侧图案化层240的组成可为氧化硅、旋转涂布玻璃、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或其他合适的绝缘材料。在一些实施例中，下侧图案化层240的厚度可介于约3nm至约8nm之间。举例来说，下侧图案化层240的厚度可介于约3nm至约5nm之间、介于约5nm至约8nm之间、或任何合适厚度。增加下侧图案化层240的厚度可在形成鳍状物的蚀刻制程时，对下方基板提供较多保护。下侧图案化层240的沉积方法可为任何合适制程，比如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、其他合适方法、及/或上述的组合。
73.上侧图案化层250位于下侧图案化层240的上表面之上，且其组成可为介电材料或光阻材料。举例来说，上侧图案化层250的组成可为氧化硅、旋转涂布玻璃、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料、及/或任何其他合适的绝缘材料。在一些实施例中，上侧图案化层250与下侧图案化层240的组成可采用不同材料。举例来说，上侧图案化层250的组成为光阻材料，而下侧图案化层240的组成可为氧化硅。
74.如图7所示的一些实施例，步骤704在上侧图案化层上进行第一蚀刻制程，以形成图案化的上侧图案化层。图3是形成图案化的上侧图案化层350之后的半导体结构300的剖视图。图案化的上侧图案化层350的形成方法可为图案化图2的上侧图案化层250。图案化的上侧图案化层350可包含多个块状物形成于下侧图案化层240的上表面上。
75.在一些实施例中，上侧图案化层250的组成可采用介电材料。上侧图案化层250的第一蚀刻制程310可包含沉积光阻材料于介电材料上，曝光并图案化光阻层以露出介电材料的部分，并蚀刻介电材料的露出部分。在一些实施例中，第一蚀刻制程310可为等离子体蚀刻制程或湿式化学蚀刻制程。
76.在一些实施例中，上侧图案化层250的组成可采用光阻材料。上侧图案化层250的第一蚀刻制程310可包含曝光光阻材料至光罩上的图案、进行曝光后烘烤制程、以及在溶液中显影曝光的光阻材料。
77.图案化的上侧图案化层350在整个基板202上可具有不同的图案密度。举例来说，图案化的上侧图案化层可包含密集区306(比如图案密度较大的区域)与疏松区308(比如图案密度较小的区域)。在一些实施例中，图案化的上侧图案化层350的每一块状物可具有宽度w，其实质上等于或大于图案化上侧图案化层250所用的光微影设备的关键尺寸。举例来说，宽度可为约3nm、约5nm、约7nm、或任何其他合适的尺寸。在密集区306中，图案化的上侧图案化层350的每一块状物可隔有一致的距离d1。在一些实施例中，密集区306中的距离d1可不同。在一些实施例中，距离d1可介于约5nm至约20nm之间。在一些实施例中，距离d1可介于约5nm至约20nm之间。举例来说，距离d1可介于约5nm至约7nm之间、介于约7nm至约14nm之间、或介于约14nm至约20nm之间。举例来说，距离d1可为约15nm。在一些实施例中，密集区306可为基板202的一区域，其中一或多个结构彼此隔有最小的设计规则空间如关键尺寸。在一些实施例中，宽度w与距离d1的比例可介于约1至约2之间。
78.在一些实施例中，疏松区308中的图案化的上侧图案化层350的每一块状物亦可具有宽度w，其实质上等于或大于关键尺寸。在疏松区308中，图案化的上侧图案化层350的块状物可隔有不同距离。在一些实施例中，图案化的上侧图案化层350的块状物可隔有实质上相同的距离如距离d2，其大于距离d1。在一些实施例中，距离d2与距离d1的比例可介于约1.5
至约6之间。在一些实施例中，距离d2可介于约30nm至约200nm之间。举例来说，距离d2可介于约30nm至约50nm之间、介于约50nm至约70nm之间、介于约70nm至约100nm之间、介于约100nm至约200nm之间、或任何合适尺寸。距离d2与d1的比例越大，表示密集区306与疏松区308的图案密度对比越大。在一些实施例中，距离d2与d1的比例可大于约6，比如约10、约20、约30、或任何合适比例。可依据多种参数调整蚀刻调整层230的厚度t。举例来说，可依据距离d2与d1的比例调整厚度t。在一些实施例中，蚀刻调整层230的厚度t越大，则可用于距离d2与d1的比例越高的半导体装置。蚀刻调整层230的厚度越大，则依所需的更长时间持续进行的轮廓调整制程在疏松区308中的蚀刻调整能力越好。在一些实施例中，疏松区308可包含混合设置，其中一组块状物隔有关键尺寸，而另一组块状物隔有大于关键尺寸的距离。在一些实施例中，宽度w与距离d2的比例可介于约0.1至约0.2之间。此处所述的宽度w与距离d1及d2仅为举例，且可依据设计改变。
79.如图7所示的一些实施例，步骤706在下侧图案化层上进行第二蚀刻制程，以形成图案化的下侧图案化层。图4是形成图案化的下侧图案化层440之后的半导体结构400的剖视图。图案化的下侧图案化层440的形成方法，可为图案化下侧图案化层240，如图2所示。
80.采用图案化的上侧图案化层350中的块状物作为遮罩层，第二蚀刻制程410可选择性移除下侧图案化层240的部分，而不蚀刻图案化的上侧图案化层350。可持续第二蚀刻制程410，直到露出图案化的下侧图案化层440的块状物之间的下方蚀刻调整层230。在一些实施例中，第二蚀刻制程410可为等离子体蚀刻制程，其对下侧图案化层240的蚀刻选择性大于对图案化的上侧图案化层350的蚀刻选择性。举例来说，第二蚀刻制程410可为对基板施加偏电压的等离子体蚀刻制程，以增加垂直方向(如z方向)中的蚀刻速率。由于密集区306与疏松区308中的前驱物移动方式不同，这些区域中的下侧图案化层240的移除速率可能不同。如此一来，密集区306中图案化的下侧图案化层440的蚀刻轮廓，可与疏松区308中图案化的下侧图案化层440的蚀刻轮廓不同。以图4为例，密集区306中的块状物440a的侧壁可实质上垂直于蚀刻调整层230的上表面。与此相较，疏松区308中的块状物440b的侧壁相对于蚀刻调整层230的上表面的角度α小于90
°
。在一些实施例中，角度α可大于约75
°
并小于约90
°
。因此疏松区308中的块状物440b可具有实质上梯形的剖面轮廓。
81.如图7所示的一些实施例，步骤708在下侧图案化层上进行第三蚀刻制程，以精细调整图案化的下侧图案化层的剖面轮廓，直到图案化的下侧图案化层的每一块状物的剖面轮廓实质上相同。图5是半导体结构500的剖视图，其在疏松区308与密集区306的块状物具有实质上相同的蚀刻轮廓。
82.如图5所示，在半导体结构500上进行第三蚀刻制程510。第三蚀刻制程可为实质上横向(在x方向中)蚀刻。蚀刻调整层230可使第三蚀刻制程510选择性地调整疏松区308中的块状物的蚀刻轮廓，而不垂直蚀刻至基板202中。第三蚀刻制程510的水平蚀刻速率可实质上大于垂直蚀刻速率。举例来说，疏松区308中的水平蚀刻速率可为约10倍至约50倍的垂直蚀刻速率。第三蚀刻制程510可设置以使疏松区308中的水平蚀刻进程510h实质上大于密集区306中的任何水平蚀刻进程。借由多种方法，可达疏松区308中的较大水平蚀刻速率。举例来说，第三蚀刻制程510可为等离子体蚀刻，其前驱物进入较宽开口的可能性高于进入较窄开口的可能性。在一些实施例中，第三蚀刻制程510可为等离子体蚀刻制程，其不施加偏电压至基板以促进横向(如x方向)蚀刻。在一些实施例中，第三蚀刻制程510可采用氟为主的
前驱物，其具有化学成分c
x
h
y
f
z
的变化。举例来说，第三蚀刻制程510可采用前驱物如氟仿、氟化甲烷、丁炔、四氟化碳、任何合适前驱物、及/或上述的组合。在一实施例中，第三蚀刻制程510亦可采用氯为主的前驱物如氯气。在一些实施例中，第三蚀刻制程510可采用溴为主的前驱物如溴化氢。在一些实施例中，第三蚀刻制程510可采用添加剂以帮助选择性调整制程。举例来说，第三蚀刻制程510可采用添加物如氢气、氧气、二氧化碳、四氯化硅、任何合适添加剂、及/或上述的组合。在一些实施例中，第三蚀刻制程510亦可采用任何合适的惰气以帮助调整轮廓。举例来说，惰气可减少前驱物气体浓度或增加离子轰击以帮助调整轮廓。在一些实施例中，第三蚀刻制程510可采用惰气如氦气、氩气、任何合适的惰气、及/或上述的组合。
83.蚀刻调整层230在轮廓调整制程时，可保护下方的基板202。相对于第一蚀刻制程、第二蚀刻制程、与第三蚀刻制程，蚀刻调整层230采用的材料为实质上惰性。依据下侧图案化层240与上侧图案化层250所用的材料，蚀刻调整层230可采用不同材料以达蚀刻选择性。举例来说，下侧图案化层240与上侧图案化层250的组成可分别为氮化硅或氧化硅，而蚀刻调整层230的组成可采用氧化铪。蚀刻调整层230的厚度可介于约3nm至约5nm之间。增加蚀刻调整层230的厚度，可对下方层提供较多保护。减少蚀刻调整层230的厚度，可在后续蚀刻制程移除蚀刻调整层230的部份时缩短蚀刻时间。
84.可持续第三蚀刻制程510，直到图4所示的图案化的下侧图案化层440的块状物440b的剖视轮廓与块状物440a的剖视轮廓实质上相同。在一些实施例中，第三蚀刻制程510时的密集区306中的块状物440a的物理尺寸可维持实质上相同。如图5所示，密集区306中的块状物440a的侧壁实质上垂直于蚀刻调整层230的上表面。可持续第三蚀刻制程510，直到疏松区308中的块状物亦具有实质上垂直于蚀刻调整层230的上表面的侧壁。因此可调整疏松区308中的图案化的下侧图案化层440的剖面轮廓，以形成调整的图案化的下侧图案化层540。举例来说，疏松区308中的调整的图案化的下侧图案化层540的块状物540b的侧壁，与蚀刻调整层230的上表面之间的角度β可为约90
°
。
85.如图7所示的一些实施例，步骤710进行第四蚀刻制程蚀刻蚀刻调整层与基板，以形成鳍状结构。图6是形成鳍状结构之后的半导体结构600的剖视图。可在半导体结构600上进行第四蚀刻制程610，其采用图案化的上侧图案化层350与调整的图案化的下侧图案化层540作为遮罩层。在一些实施例中，第四蚀刻制程610时的密集区306中的块状物440a的物理尺寸维持实质上相同。第四蚀刻制程610可包含第一步骤以蚀刻图案化的上侧图案化层350与调整的图案化的下侧图案化层540的块状物之间露出的蚀刻调整层230，以及第二步骤以蚀刻至基板202中而形成鳍状结构604。可持续第四蚀刻制程610，直到鳍状结构604达到标称高度。随着调整的图案化的下侧图案化层540的块状物轮廓调整为实质上相同，鳍状结构604的每一鳍状物可具有实质上相同的宽度。因此随着半导体装置的尺寸持续缩小，此处所述的方法在密集区306与疏松区308中可形成实质上相同宽度的鳍状结构。在一些实施例中，在形成鳍状结构604之后，可移除图案化的上侧图案化层350与调整的图案化的下侧图案化层540。在一些实施例中，蚀刻调整层230可保留于鳍状结构604上。半导体结构如栅极、栅极介电层、源极/漏极结构、接点结构、与图1所示的任何合适半导体结构，可形成于鳍状结构604上且未详述于此以简化说明。
86.本公开多种实施例提供的方法，可在不同图案密度的区域中形成横向尺寸一致的
鳍状结构。鳍状结构的形成方法可为形成一或多个图案化的图案化层于基板上，接着进行等离子体蚀刻制程。蚀刻调整层可沉积于基板与一或多个图案化的图案化层之间。一或多个图案化的图案化层可包含一或多个硬遮罩层。在等离子体蚀刻制程的一或多个阶段中，蚀刻调整层可阻碍下向的蚀刻进展并增进横向的蚀刻进展，以达疏离区(比如图案密度较低的区域)与密集区(比如图案密度较高的区域)中实质上相同的蚀刻轮廓。
87.在一些实施例中，形成下侧图案化层的步骤包括沉积介电材料。
88.在一些实施例中，形成上侧图案化层的步骤包括沉积光阻材料。
89.在一些实施例中，上述方法还包括采用图案化的上侧图案化层与调整的图案化的下侧图案化层作为遮罩，以形成多个鳍状结构。
90.在一些实施例中，第三蚀刻制程包括在横向方向中蚀刻第二块状物。
91.在一些实施例中，第二蚀刻制程包括使第一块状物的侧壁实质上垂直于介电层的上表面。
92.在一些实施例中，第二蚀刻制程还包括使第二块状物的侧壁与介电层的上表面之间的角度小于约90
°
。
93.在一些实施例中，第三蚀刻制程包括蚀刻第二块状物的侧壁，使第二块状物的侧壁实质上垂直于介电层的上表面。
94.在一些实施例中，第一块状物对第三蚀刻制程与第四蚀刻制程为惰性。
95.在一些实施例中，第三蚀刻制程包括等离子体蚀刻制程且不对基板施加偏电压。
96.在一些实施例中，半导体结构的形成方法包括：形成半导体结构，其具有基板、介电层、下侧图案化层、与上侧图案化层。介电层位于基板上，下侧图案化层位于介电层上，且上侧图案化层位于下侧图案化层上。方法亦包括在上侧图案化层上进行第一蚀刻制程，以形成图案化的上侧图案化层。图案化的上侧图案化层包括第一图案密度的第一区与第二图案密度的第二区，且第二图案密度小于第一图案密度。方法亦包括在下侧图案化层上进行第二蚀刻制程，以形成图案化的下侧图案化层。图案化的下侧图案化层包括多个第一块状物于第一区中与多个第二块状物于第二区中，且每一第二块状物具有梯形剖视轮廓。方法亦包括分别以第一蚀刻速率与第二蚀刻速率在第一块状物与第二块状物上进行第三蚀刻制程，以形成调整的图案化的下侧图案化层。第一蚀刻速率低于第二蚀刻速率。方法亦包括采用图案化的上侧图案化层与调整的图案化的下侧图案化层作为遮罩，并在基板与介电层上进行第四蚀刻制程以形成多个鳍状物。
97.在一些实施例中，半导体结构的形成方法包括沉积介电层于基板上，并沉积图案化层于介电层上。方法亦包括在图案化层上进行第一蚀刻制程，以形成含有第一图案密度的多个第一块状物的第一区与含有第二图案密度的多个第二块状物的第二区，且第二图案密度小于第一图案密度。方法亦包括在第二块状物上进行第二蚀刻制程，以减少每一第二块状物的宽度；以及采用第一块状物与第二块状物并蚀刻介电层与基板，以形成多个鳍状结构。
98.在一些实施例中，第一蚀刻制程在第一区中的横向蚀刻速率大于在第二区中的横向蚀刻速率。
99.在一些实施例中，持续第二蚀刻制程，直到每一第二块状物的宽度实质上等于每一第一块状物的宽度。
100.在一些实施例中，第二蚀刻制程包括等离子体蚀刻制程而不对基板施加偏电压。
101.在一些实施例中，第一块状物对第二蚀刻制程为惰性。
102.在一些实施例中，半导体结构包括基板与多个鳍状结构形成于基板上。鳍状结构包括第一图案密度的多个第一鳍状结构。每一第一鳍状结构的第一宽度实质上等于微影设备的关键尺寸。相邻的第一鳍状结构之间的第一分隔介于约20nm至约70nm之间。鳍状结构亦包括第二图案密度的多个第二鳍状结构，且第二图案密度小于第一图案密度。每一第二鳍状结构的第二宽度实质上等于第一宽度。相邻的第二鳍状结构之间的第二分隔介于约10nm至约20nm之间。介电层形成于第一鳍状结构与第二鳍状结构上。
103.在一些实施例中，介电层的厚度介于约3nm至约5nm之间。
104.在一些实施例中，第一宽度与第一分隔的比例介于约0.1至约0.5之间。
105.在一些实施例中，第二宽度与第二分隔的比例介于约1至约2之间。
106.在一些实施例中，介电层包括氧化铪。
107.应理解实施方式的部分而非摘要用于解释权利要求。摘要可提供一或多个但非所有例示性的实施例，因此并不用于局限权利要求。
108.上述实施例的特征有利于本技术领域中具有通常知识者理解本公开。本技术领域中具有通常知识者应理解可采用本公开作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。