一种解决显示屏画面异常的GIP电路及其驱动方法与流程

一种解决显示屏画面异常的gip电路及其驱动方法
技术领域
1.本发明涉及lcd显示屏领域，尤其涉及一种解决显示屏画面异常的gip电路及其驱动方法。


背景技术：

2.随着显示屏技术的不断发展，画面显示质量越来越细腻，如此便对显示屏的电路设计与制程稳定性提出了更高的要求。本专利通过提出一种新型的gip电路设计方法，可有效地杜绝显示屏画面显示异常情况的发生，稳定电路的输出波形，对制程方面而言可以大大提高产品良率，降低显示屏的制造成本。


技术实现要素：

3.本发明的目的在于提供一种解决显示屏画面异常的gip电路及其驱动方法。
4.本发明采用的技术方案是：一种解决显示屏画面异常的gip电路，其包括电容c1以及晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16和t17，晶体管t1的输入端与fw连接，晶体管t1的输出端与qb节点连接，晶体管t1的控制端与vg(n
‑
4)连接；晶体管t2的输入端与qb节点连接，晶体管t2的输出端与q节点连接，晶体管t2的控制端与vg(n
‑
4)连接；晶体管t3的输入端与vgh连接，晶体管t3的输出端与p节点连接，晶体管t3的控制端与ckn连接；晶体管t4的输入端与ckn连接，晶体管t4的输出端与vg(n)连接，晶体管t4的控制端与q节点连接；晶体管t5的输入端与p节点连接，晶体管t5的输出端与vgl连接，晶体管t5的控制端与q节点连接；晶体管t6的输入端与q节点连接，晶体管t6的输出端与qb节点连接，晶体管t6的控制端与p节点连接；晶体管t7的输入端与vg(n)连接，晶体管t7的输出端与vgl连接，晶体管t7的控制端与p节点连接；晶体管t8的输入端与bw连接，晶体管t8的输出端与qb节点连接，晶体管t8的控制端与vg(n 4)连接；晶体管t9的输入端与qb节点连接，晶体管t9的输出端与vgl连接，晶体管t9的控制端与p节点连接；晶体管t10的输入端与qb节点连接，晶体管t10的输出端与q节点连接，晶体管t10的控制端与vg(n 4)连接；晶体管t11的输入端与vgh连接，晶体管t11的输出端与qb节点连接，晶体管t11的
控制端与q节点连接；晶体管t12的输入端与p节点连接，晶体管t12的输出端与vgl连接，晶体管t12的控制端与ck(n 4)连接；晶体管t13的输入端与vg(n)连接，晶体管t13的输出端与vgl连接，晶体管t13的控制端与ck(n 4)连接；晶体管t14的输入端与q节点连接，晶体管t14的输出端与qb节点连接，晶体管t14的控制端与clr连接；晶体管t15的输入端与qb节点连接，晶体管t15的输出端与vgl连接，晶体管t15的控制端与clr连接；晶体管t16的输入端与p节点连接，晶体管t13的输出端与vgl连接，晶体管t13的控制端与clr连接；晶体管t17的输入端与vg(n)连接，晶体管t17的输出端与vgl连接，晶体管t17的控制端与clr连接；电容c1的一端与q节点连接，电容c1另一端与vg(n)连接；其中fw、vgh是直流高电压，bw、vgl是直流低电压，ck(n)和ck(n 4)的高电位是vgh电位，低电位是vgl电位。
5.进一步地，晶体管为tft薄膜晶体管。
6.进一步地，晶体管设置在显示面板上。
7.进一步地，显示面板为lcd显示面板。
8.进一步地，还包括子像素，vg(n)与所述子像素连接。
9.进一步地，包括驱动ic ,ck(n)、ck(n 4)、vg(n
‑
4)和vg(n 4)与所述驱动ic连接。
10.一种解决显示屏画面异常的gip电路的驱动方法，其包括以下步骤：在t1阶段，vg(n
‑
4)写入高电平，ck(n)写入低电位，ck(n 4)写入高电位，vg(n)写入低电位，vg(n 4)保持低电平，在t2阶段，vg(n
‑
4写入低电平，ck(n)写入低电位，ck(n 4)写入低电位，vg(n)写入低电位，vg(n 4)保持低电平，在t3阶段，vg(n
‑
4写入低电平，ck(n)写入高电位，ck(n 4)写入低电位，vg(n)写入高电位，vg(n 4)保持低电平，在t4阶段，vg(n
‑
4写入低电平，ck(n)写入低电位，ck(n 4)写入低电位，vg(n)写入低电位，vg(n 4)保持低电平；在t5阶段，vg(n
‑
4写入低电平，ck(n)写入低电位，ck(n 4)写入高电位，vg(n)写入低电位，vg(n 4)保持高电平；在t6阶段，vg(n
‑
4写入低电平，ck(n)写入高电位，ck(n 4)写入低电位，vg(n)写入低电位，vg(n 4)保持低电平；在t7阶段，vg(n
‑
4写入低电平，ck(n)写入低电位，ck(n 4)写入高电位，vg(n)写入低电位，vg(n 4)保持低电平。
11.进一步地，各个时间阶段写入的高电平均保持个输出周期。
12.本发明采用以上技术方案，通过引入qb节点，使得q点的放电路径不直接与vgl相连，这样就可以有效的避免了gip电路工作过程中q点电压的衰减，可以稳定gip电路的输出波形，提高画面的显示质量。本发明通过稳定gip电路中关键节点q点的电压，优化gip的输
出波形，从而提高画面显示质量。
附图说明
13.以下结合附图和具体实施方式对本发明做进一步详细说明；图1为本发明一种解决显示屏画面异常的gip电路结构示意图；图2为本发明一种解决显示屏画面异常的gip电路的驱动时序示意图。
具体实施方式
14.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图对本技术实施例中的技术方案进行清楚、完整地描述。
15.如图1所示，本发明公开了一种解决显示屏画面异常的gip电路，其包括电容c1以及晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16和t17，晶体管t1的输入端与fw连接，晶体管t1的输出端与qb节点连接，晶体管t1的控制端与vg(n
‑
4)连接；晶体管t2的输入端与qb节点连接，晶体管t2的输出端与q节点连接，晶体管t2的控制端与vg(n
‑
4)连接；晶体管t3的输入端与vgh连接，晶体管t3的输出端与p节点连接，晶体管t3的控制端与ckn连接；晶体管t4的输入端与ckn连接，晶体管t4的输出端与vg(n)连接，晶体管t4的控制端与q节点连接；晶体管t5的输入端与p节点连接，晶体管t5的输出端与vgl连接，晶体管t5的控制端与q节点连接；晶体管t6的输入端与q节点连接，晶体管t6的输出端与qb节点连接，晶体管t6的控制端与p节点连接；晶体管t7的输入端与vg(n)连接，晶体管t7的输出端与vgl连接，晶体管t7的控制端与p节点连接；晶体管t8的输入端与bw连接，晶体管t8的输出端与qb节点连接，晶体管t8的控制端与vg(n 4)连接；晶体管t9的输入端与qb节点连接，晶体管t9的输出端与vgl连接，晶体管t9的控制端与p节点连接；晶体管t10的输入端与qb节点连接，晶体管t10的输出端与q节点连接，晶体管t10的控制端与vg(n 4)连接；晶体管t11的输入端与vgh连接，晶体管t11的输出端与qb节点连接，晶体管t11的控制端与q节点连接；晶体管t12的输入端与p节点连接，晶体管t12的输出端与vgl连接，晶体管t12的控制端与ck(n 4)连接；晶体管t13的输入端与vg(n)连接，晶体管t13的输出端与vgl连接，晶体管t13的控制端与ck(n 4)连接；晶体管t14的输入端与q节点连接，晶体管t14的输出端与qb节点连接，晶体管t14
的控制端与clr连接；晶体管t15的输入端与qb节点连接，晶体管t15的输出端与vgl连接，晶体管t15的控制端与clr连接；晶体管t16的输入端与p节点连接，晶体管t13的输出端与vgl连接，晶体管t13的控制端与clr连接；晶体管t17的输入端与vg(n)连接，晶体管t17的输出端与vgl连接，晶体管t17的控制端与clr连接；电容c1的一端与q节点连接，电容c1另一端与vg(n)连接；其中fw、vgh是直流高电压，bw、vgl是直流低电压，ck(n)和ck(n 4)的高电位是vgh电位，低电位是vgl电位。
16.进一步地，晶体管为tft薄膜晶体管。
17.进一步地，晶体管设置在显示面板上。
18.进一步地，显示面板为lcd显示面板。
19.进一步地，还包括子像素，vg(n)与所述子像素连接。
20.进一步地，包括驱动ic ,ck(n)、ck(n 4)、vg(n
‑
4)和vg(n 4)与所述驱动ic连接。
21.如图2所示，一种解决显示屏画面异常的gip电路的驱动方法，其包括以下步骤：在t1阶段，vg(n
‑
4)写入高电平，ck(n)写入低电位，ck(n 4)写入高电位，vg(n)写入低电位，vg(n 4)保持低电平，在t2阶段，vg(n
‑
4写入低电平，ck(n)写入低电位，ck(n 4)写入低电位，vg(n)写入低电位，vg(n 4)保持低电平，在t3阶段，vg(n
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4写入低电平，ck(n)写入高电位，ck(n 4)写入低电位，vg(n)写入高电位，vg(n 4)保持低电平，在t4阶段，vg(n
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4写入低电平，ck(n)写入低电位，ck(n 4)写入低电位，vg(n)写入低电位，vg(n 4)保持低电平；在t5阶段，vg(n
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4写入低电平，ck(n)写入低电位，ck(n 4)写入高电位，vg(n)写入低电位，vg(n 4)保持高电平；在t6阶段，vg(n
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4写入低电平，ck(n)写入高电位，ck(n 4)写入低电位，vg(n)写入低电位，vg(n 4)保持低电平；在t7阶段，vg(n
‑
4写入低电平，ck(n)写入低电位，ck(n 4)写入高电位，vg(n)写入低电位，vg(n 4)保持低电平。
22.进一步地，各个时间阶段写入的高电平均保持个输出周期。
23.具体地，在t1阶段，vg(n
‑
4)由低电平变为高电平。此时t1和t2均打开，qb点和q点均充电至vgh电位，由于q点电位为高电平，故t4和t5打开，vg(n)接收到ckn的低电位，输出为低电平；p点电压通过t5 tft路径放电到低电平，p点电位为低电位。
24.在t2阶段，vg(n
‑
4)由高电位转为低电位，此时t1和t2均处于关闭状态，此时q点为floating状态，而qb点由于q点高电平的作用，t11处于开启状态，故qb点接受到vgh电位，qb点为高电位。这里分析q点到vgl的放电路径，如t1/t2，t8/t10，t6/t9，t14/t15，由于qb为高电平，故t2/t10/t6/t14这些tft的vgs（栅源电压）为vgl
‑
vgh远小于0，假设这些tft的vth<0（即耗尽型tft），漏电流依然很小，因此q点的电压不会由于这些tft的漏电而衰减，q点维持在vgh准位。
25.在t3阶段，ckn电位由低电位转为高电位，此时q点由于c1电容的耦合作用，电位升高，t4 tft打开的更彻底，因此vg(n)输出为ckn的高电位。
26.在t4阶段，ckn电位由高电位转为低电位，此时q点由于c1电容的耦合作用，电位下降到原来的高电位，t4仍然维持在开启状态，因此vg(n)输出为ckn的低电位。
27.在t5阶段，vg(n 4)由低电位转为高电位，此时t8与t10打开，q点的电位通过此路径放电到低电平。同时由于ck(n 4)为高电平，t12和t13均打开，分别将p点和vg(n)下拉到低电平。
28.在t6阶段，ckn由低电平转为高电平，此时t3打开，p点接受到vgh的高电平，p点电位为高电位，因此t6、t9、t7三个tft处于开启状态，分别将q点和vg(n)点的电位拉低到低电位。
29.在t7阶段，ck(n 4)由低电平转为高电平，t12和t13再次开启，分别将p点和vg(n)下拉到低电平。
30.本发明采用以上技术方案，通过引入qb节点，使得q点的放电路径不直接与vgl相连，这样就可以有效的避免了gip电路工作过程中q点电压的衰减，可以稳定gip电路的输出波形，提高画面的显示质量。本发明通过稳定gip电路中关键节点q点的电压，优化gip的输出波形，从而提高画面显示质量。
31.显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。因此，本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。