真空沟道晶体管及其制作方法与流程

1.本发明涉及一种半导体器件结构及其制作方法，特别是涉及一种真空晶体管及其制作方法。


背景技术：

2.随着集成电路制造技术进入5nm技术节点，半导体器件的特征尺寸持续微缩已经迫近尺寸上的物理极限。受限于基于硅的固态器件中的载流子迁移率本质上受到晶格散射或杂质的影响，基于硅的器件不再能够满足在高频或快速响应方面日益增长的需求。与固态器件中的情况相比，真空条件使电子实现弹道运输而不发生碰撞或散射，这样导致更快的载流子运输。
3.纳米级真空沟道晶体管(nvct)自首次被提出之后，已经用于实现纳米尺度真空沟道晶体管的机制包括场致发射、肖特基(schottky)二极管中的二维电子气发射和低维碳材料的热电子发射等。其中，一些低维材料形成的真空晶体管器件，例如spindt型垂直纳米真空晶体管和全环绕栅纳米真空沟道晶体管，由于具有高驱动电流和辐射免疫的特性而获得了广泛关注。
4.然而，以上所述的真空晶体管器件的制作工艺复杂，且存在与现有集成电路制造技术难以兼容的问题。因此，为了克服现有技术存在的技术缺陷，需要提供一种新型的真空沟道晶体管及其制作方法。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种真空沟道晶体管及其制作方法，用于解决现有真空沟道晶体管的制备工艺复杂，与现有集成电路制造技术难以完全兼容等问题。
6.为实现上述目的及其他相关目的，本发明提供一种真空沟道晶体管的制作方法，所述制作方法包括：在第一硅衬底上形成层叠结构，所述层叠结构包括第一电介质层、多晶硅层和第二电介质层，所述第二电介质层位于所述多晶硅层上；对所述层叠结构进行图形化以形成图形化区域，所述图形化区域包括空腔和位于底部的沟槽，所述图形化区域形成为贯穿所述层叠结构以使得在所述沟槽的底部暴露出所述第一硅衬底；在所述图形化区域中形成第三电介质的侧壁；在形成有第三电介质侧壁的所述沟槽内定位生长纳米线，所述纳米线自所述第一硅衬底朝所述空腔延伸并凸入于所述空腔；在所述空腔一侧使所述第二电介质层与所述第二硅衬底键合以形成内含所述纳米线的soi衬底；对所述第一硅衬底和所述多晶硅层进行图形化；和分别在图形化的所述第一硅衬底上形成源极接触，在所述第二硅衬底上形成漏极接触，以及在图形化的所述多晶硅层上制作出栅极的栅极接触。
7.可选地，在所述图形化区域中形成所述第三电介质的侧壁进一步包括以下步骤：在所述层叠结构的表面上和所述图形化区域中沉积所述第三电介质；通过刻蚀工艺去除位于所述层叠结构的表面和所述沟槽的底部的所述第三电介质，以在所述图形化区域的底部
暴露出所述第一硅衬底。
8.可选地，所述第二电介质层是氧化硅和氮化硅中的任一种，或者氧化硅和氮化硅的双层结构。
9.可选地，所述第一电介质层是氧化硅层，所述第一电介质层设置于所述多晶硅层与所述第一硅衬底之间，使得所述图形化区域的沟槽由所述第一硅衬底与第一电介质的侧壁界定。
10.可选地，所述沟槽的宽度与所述空腔的宽度相等。
11.可选地，所述沟槽的宽度小于所述空腔的宽度，使得所述空腔内的所述纳米线与所述第三电介质的侧壁之间形成有间隙。
12.可选地，所述纳米线是通过外延工艺自所述第一硅衬底生长的硅纳米线、锗纳米线或硅锗纳米线。
13.可选地，所述纳米线的顶端与所述第二硅衬底之间的距离小于100nm。
14.可选地，所述第三电介质是氧化硅和氮化硅中的任一种，或者氧化硅和氮化硅的双层结构。
15.可选地，所述制作方法进一步包括：在所述第一硅衬底进行图形化之前，采用背面研磨技术或离子注入剥离技术使所述第一硅衬底减薄，减薄后的所述第一硅衬底的厚度为≤1μm。
16.另一方面，本发明还提供了一种环绕栅型真空沟道晶体管，所述真空沟道晶体管包括：硅衬底，所述硅衬底形成有漏极，所述漏极上形成有漏极接触，所述硅衬底上还形成有内含真空空腔的层叠结构，所述层叠结构包括第一电介质层、多晶硅层和第二电介质层，所述真空空腔的侧壁形成有第三电介质；顶层硅，所述顶层硅形成有源极，所述源极上形成有源极接触，所述源极还包括自所述顶层硅穿过所述第一电介质层而进入所述真空空腔的纳米线，所述纳米线的顶端与所述源极之间形成真空沟道；和栅极，环绕于所述真空空腔的所述多晶硅层以及位于所述多晶硅层上的栅极接触，其中对所述栅极施加一偏压以通过改变所述源极与所述漏极之间的电场强度来实现所述纳米线中的电子密度和电子发射的势垒的调控。
17.可选地，所述真空沟道的长度小于100nm。
18.可选地，所述纳米线包括硅纳米线、锗纳米线或硅锗纳米线。
19.可选地，所述纳米线与所述真空空腔的侧壁之间形成有间隙。
20.如上所述，本发明的真空沟道晶体管的制作方法，具有以下有益效果：自第一硅衬底定位生长纳米线，通过外延工艺可以精确控制纳米线生长的高度；利用键合技术使内含所述纳米线的层叠结构与第二硅衬底键合，可以在所述第二硅衬底上形成源极接触，进而可以通过控制纳米线的生长高度以实现对最终器件的源极与漏极之间距离的精确控制；同时，所述制作方法能够与现有的集成电路制造技术完全兼容，具有大规模量产的前景。另一方面，本发明提供的真空沟道晶体管具有类似于mos晶体管的结构，其具有优于目前的半导体晶体管的电子运输速度，同时对辐射完全免疫，在航空航天和国防等领域具有显著优势。
附图说明
21.图1显示为本发明的真空沟道晶体管的制作方法的示意图。
22.图2显示为本发明的用于制作真空沟道晶体管的层叠结构的横截面示意图。
23.图3a
‑
图8a显示为根据本发明的第一实施方式制作真空沟道晶体管的各阶段的结构示意图。
24.图3b
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图8b显示为根据本发明的第二实施方式制作真空沟道晶体管的各阶段的结构示意图。
25.元件标号说明
26.110
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第一硅衬底
27.120
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层叠结构
28.122
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第一电介质层
29.124
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多晶硅层
30.126
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第二电介质层
31.130
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图形化区域
32.132
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空腔
33.134
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沟槽
34.140
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纳米线
35.150
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第三电介质
36.160
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第二硅衬底
37.230
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图形化区域
38.232
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空腔
39.234
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沟槽
40.236
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台阶结构
41.310
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硅衬底
42.332
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真空空腔
43.360
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顶层硅
44.370
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源极
45.380
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栅极
46.390
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漏极
47.s110～s180
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步骤
具体实施方式
48.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
49.须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“之上”、“之下”、“中间”及“一”等的用语，亦
仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
50.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
51.与常规的固态晶体管的载流子迁移受漂移
‑
扩散机制制约相比，本发明的环绕栅型真空沟道晶体管中包含处于真空状态下的沟道，从源极发出的电子没有沿着沟道表面的阻碍，就移至漏极，因此电子的输运速度大大提高，且栅极
‑
源极之间的电容减小。
52.平面型纳米真空沟道晶体管(nvcts)的制备工艺中，典型地采用电子束光刻技术形成微针结构发射极和/或收集极。本发明提供的真空沟道晶体管的制作方法采用纳米线代替微针结构，自硅衬底定位生长高度可调的纳米线，可以实现所制作的真空沟道晶体管中的源极与漏极之间距离的精确控制。
53.本发明的真空沟道晶体管具有类似于场效应晶体管(mosfet)的结构，其依赖于场发射和/或f
‑
n隧穿的机制实现真空条件下的电子发射。从发射极到真空的电子发射易受到强电场的影响，当在发射极上加给一个强电场时，发射极表面(即，纳米线的顶端)上的势垒高度和宽度都减小，以致能够很容易地产生沟道效应。由于这种沟道效应，使电子从纳米线的顶端被传送到真空。在本发明的真空沟道晶体管中，源极与漏极之间设置一电势差，而且栅极设置有变化范围可控的栅极电压；当栅极电压增加至高于导通电压，真空能量向下弯曲以使得电子隧穿过窄的势垒，使得引起真空电子发射。
54.下文将参照所附的图式，对本公开内容的具体实施方式进行描述。应当注意的是，在不不背离本发明的思想和构思的前提下可以将一个实施方式中的若干细节或部件运用到另一实施方式中。
55.本发明提供了一种真空沟道晶体管的制作方法，以下将参照图1具体描述根据本发明的第一实施方式的真空沟道晶体管的制作方法，并且制作真空沟道晶体管各阶段的步骤特征结合图2和图3a至图8a所示的结构加以说明。
56.在步骤s110，提供第一硅衬底110，以及在所述第一硅衬底上形成层叠结构120。参见图2，其显示根据本发明的用于制作真空沟道晶体管的层叠结构的横截面示意图。如图2所示，所述层叠结构120可以包括依次形成于第一硅衬底110上的第一电介质层122、多晶硅层124和第二电介质层126作为示例，所述第一电介质层122可以是氧化硅层。用于形成所述氧化硅层的工艺可以包括但不限于热氧化工艺、化学气相沉积工艺或类似工艺。可选地，在采用热氧化工艺生长所述氧化硅层之后，可以在惰性气体下退火所述氧化硅层以降低界面处陷阱电荷的浓度和/或悬挂键的浓度。可以根据待形成的第二电介质层的材料和/或成分来确定其沉积工艺，其包括但不限于：化学气相沉积工艺、等离子体增强化学气相沉积工艺、原子层沉积或类似工艺。较佳地，所述第二电介质层可以是氧化硅和氮化硅中的任一种，或者氧化硅和氮化硅的双层结构。
57.步骤s110之后，在步骤s120，对层叠结构120进行图形化以得到图形化区域130。如图3a所示，所述图形化区域130可以形成为贯穿所述层叠结构120，并且包括上下堆叠的空腔132和沟槽134。所述光刻工艺可以采用旋转涂布法将光刻胶涂覆在所述层叠结构120的
表面，接着利用掩膜版对所述光刻胶进行曝光、以及对曝光后的所述光刻胶显影。本实施方式中所采用的光刻工艺是本领域技术人员公知的工艺，其具体步骤在此不作赘述。在光刻工艺之后，可以根据光刻胶中定义出的图形对层叠结构120进行刻蚀，以形成空腔132。随后，可以重复光刻、曝光、显影以及刻蚀工艺，以形成沟槽134。所述沟槽由第一电介质的侧壁和第一硅衬底一同限定。在本实施方式中，所述空腔的宽度与所述沟槽的宽度相等，因此可以通过一次图形化来形成所述图形化区域。可选地，可以在图形化工艺之前，对形成的所述层叠结构进行清洗。
58.在步骤s130，参见图4a，在所述层叠结构的表面上和图形化区域中沉积第三电介质150，所述第三电介质可以是氧化硅和氮化硅中的任一种，或者氧化硅和氮化硅的双层结构。作为示例，可以用于沉积所述第三电介质的工艺的实例包括但不限于化学气相沉积工艺、原子层沉积工艺或类似工艺。在所述第三电介质是氧化硅的实施例中，也可以采用热氧化工艺生长所述氧化硅；可选地，可以在热氧化工艺之后，对生长的所述氧化硅进行退火。
59.在步骤s140，通过刻蚀工艺去除层叠结构表面和图形化区域底部的第三电介质。作为示例，可以通过干法刻蚀对图形化区域进行刻蚀，使得层叠结构表面和图形化区域底部的第三电介质被去除，以在图形化区域的底部暴露出第一硅衬底，而留下覆盖于所述图形化区域的侧壁的第三电介质150，如图5a所示。
60.在步骤s150，在侧壁有第三电介质的所述沟槽134内定位生长一纳米线140。具体地，所述纳米线140可以在自暴露的第一硅衬底沿所述第三电介质的侧壁生长而凸入于空腔132内。参见图6a，在空腔132的宽度与沟槽134的宽度相等的情况下，生长的所述纳米线140与所述第三电介质侧壁相接触。可以采用外延工艺在所述空腔132内定位生长纳米线140，所述纳米线可以是硅纳米线、锗纳米线或硅锗纳米线。作为示例，用于定位生长所述纳米线的外延工艺可以包括但不限于化学气相沉积工艺、分子束外延工艺或类似工艺。不同于常规的金属基的微针结构发射极，在所述沟槽134内定位生长所述纳米线，所采用的制作方法与现有的固态半导体器件的制造工艺类似，因此可以与集成电路制造工艺相兼容。
61.在步骤s160，使第二硅衬底160与所述层叠结构120键合；具体地，可以使第二硅衬底160与所述层叠结构120的第二电介质表面键合以形成内含纳米线140的soi衬底。作为示例，可以在真空条件下使第二硅衬底160与图形化的第二电介质层键合。在所述第二电介质为氧化硅的示例中，可以将第二硅衬底160和所述第二电介质126经过表面清洗之后，于常温条件下进行直接键合。可选地，所述键合工艺还可以包括，对形成的soi衬底执行退火工艺以减少界面处的缺陷和增强界面化学键合的强度。所述退火工艺一般地可以在惰性气氛的条件下、900
‑
1200℃的温度下执行达5
‑
15小时。所述惰性气氛可以是氮气或氩气中的一或多种。可以根据所期望的晶体管性能，对所述纳米线的高度进行控制，以得到源极与漏极之间的距离可调的真空器件。作为示例，所述纳米线的顶端与所述第二硅衬底之间的距离小于100nm。
62.随后，参见图7a，将所形成的soi衬底上下翻转以使所述第一硅衬底位于图形化的所述层叠结构120之上。可选地，在步骤s170，对内含所述纳米线140的所述第一硅衬底110进行减薄。用于减薄所述第一硅衬底的工艺包括但不限于：背面研磨法或离子注入剥离中的一种。作为示例，可以向第一硅衬底110中注入氢离子和/或稀有气体离子，形成离子注入层，随后沿所述离子注入层进行剥离以实现所述第一硅衬底的减薄。减薄后的所述第一硅
衬底可以具有≤1μm的厚度。
63.在步骤s180，可以依次对所述第一硅衬底110、层叠结构120进行图形化以部分地暴露出多晶硅层124和第二硅衬底160。可以分别地在图形化的所述第一硅衬底上形成源极接触，在所述第二硅衬底上形成漏极接触，以及在暴露的所述多晶硅层形成栅极接触，以完成真空沟道晶体管的制作。
64.在第二实施方式中，所述真空沟道晶体管的制作方法，可以如前述的步骤s110那样，得到层叠结构120。在第二实施方式中，可以对所述层叠结构120进行图形化以形成贯穿所述层叠结构的图形化区域230，所述图形化区域包括空腔232和沟槽234。如图3b所示，所述空腔由多晶硅侧壁和第二电介质侧壁围绕而成，所述沟槽234由第一硅衬底与第一电介质的侧壁一同限定。可以采用如步骤s120所述的类似工艺形成图形化区域230，区别在于所述第二实施方式中所述沟槽234的宽度小于所述空腔232的宽度，使得所述空腔的底部形成有台阶结构236。
65.在第二实施方式中，在所述层叠结构的表面上和所述图形化区域中沉积第三电介质150，如图4b所示。可以如前述的步骤s130那样，执行所述沉积第三电介质的步骤，所述第三电介质覆盖所述层叠结构的表面，以及所述图形化区域的侧壁和底部，其中包括台阶结构236的侧面和上表面。
66.在第二实施方式中，通过刻蚀工艺去除层叠结构表面和图形化区域底部的第三电介质。参见图5b，除沟槽234底部的第三电介质之外，空腔底部的第三电介质也可以被去除以暴露出台阶结构236的上表面。
67.在第二实施方式中，在所述沟槽234内定位生长一纳米线140。作为示例，所述纳米线140可以通过外延工艺在沟槽内沿第三电介质的侧壁生长。在第二实施方式中，归因于所述台阶结构的暴露的上表面为第一电介质、特别是氧化硅，所述纳米线自第一硅衬底朝空腔232外延生长且凸入于所述空腔内时，纳米线140会沿预先确定的方向继续生长，而不会形成在台阶结构236的上表面，从而在所述纳米线140与所述第三电介质的侧壁之间形成有间隙，如图6b所示。通过改变所述图形化区域底部的沟槽的宽度，可以控制生长的纳米线的宽度。纳米线的宽度是电子发射的场增强因子，在本实施方式中所述纳米线的宽度相对地减小，使得从所述纳米线的电子发射的阈值电压有所降低。作为示例，所述纳米线可以是硅纳米线、锗纳米线或硅锗纳米线。
68.在第二实施方式中，使第二硅衬底160与层叠结构120键合。可以如前述的步骤s160那样，形成内含纳米线140的soi衬底，如图7b所示。在本实施方式中，所述纳米线的顶端与所述第二硅衬底之间的距离小于100nm。
69.此后，可以如前述的步骤s170至s180那样，得到如图8b所示的真空沟道晶体管。
70.本发明还提供了一种新型真空沟道晶体管，所述真空沟道晶体管具有类似于场效应晶体管的结构。参见图8a，所述真空沟道晶体管包括：硅衬底310，所述硅衬底形成有漏极390，所述漏极上形成有漏极接触，所述硅衬底上还形成有内含真空空腔332的层叠结构120，所述层叠结构包括第一电介质层122、多晶硅层124和第二电介质层126，所述真空空腔332的侧壁形成有第三电介质150；顶层硅360，所述顶层硅形成有源极370，所述源极上形成有源极接触，所述源极还包括自所述顶层硅360穿过所述第一电介质层122而进入所述真空空腔332的纳米线140，所述纳米线的顶端与所述漏极之间形成真空沟道；和栅极380，具有
制作成导电结构的多晶硅层且位于所述真空沟道的一侧，其中对所述栅极施加一偏压以通过改变所述源极与所述漏极之间的电场强度来实现所述纳米线中的电子密度和电子发射的势垒的调控。作为示例，所述纳米线可以包括硅纳米线、锗纳米线或硅锗纳米线。在所示的真空沟道晶体管中，真空电子的发射是通过如下方式经由场致发射来实现：当一偏压施加到所述栅极时会改变源极与漏极之间的电场强度，由此可以调控纳米线中的电子浓度及电子发射的势垒，使得栅极起到电子发射的开关作用，进而可以通过所述栅极的电压实现对真空沟道的电流密度的调控。
71.如图8b所示的真空晶体管结构中，所述纳米线与所述真空空腔内的第三电介质侧壁之间形成有间隙，相应地形成的纳米线的宽度相对更小。在真空沟道晶体管中，纳米线用作发射极，发射极的场增强因子是所述纳米线的宽度的函数，其宽度的减小可以提高电子发射的场增强因子，使得从所述纳米线的电子发射的阈值电压有所降低。另一方面，由于纳米线与第三电介质的侧壁之间存在间隔，可以避免从纳米线穿越栅极介电质的电子隧穿，由此可以减小栅极的漏电流，从而提高真空器件的可靠性。
72.综上所述，本发明提供了一种真空沟道晶体管的制作方法，具有以下有益效果：自第一硅衬底定位生长纳米线，通过外延工艺可以精确控制纳米线生长的高度；利用键合技术使内含所述纳米线的层叠结构与第二硅衬底键合，可以在所述第二硅衬底上形成源极接触，进而可以通过控制纳米线的生长高度以实现对最终器件的源极与漏极之间距离的精确控制；另一方面，所述制作方法能够与现有的集成电路制造技术完全兼容，具有大规模量产的前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
73.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。