半导体结构及其形成方法与流程

技术特征：
1.一种半导体结构，其特征在于，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向和第二方向阵列排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，所述第二方向与所述第一方向呈锐角夹角，各有源区在所述第一面或所述第二面的投影图形为矩形，且所述矩形的长边方向垂直于所述第一方向；位于所述衬底内的若干第一凹槽，所述第一凹槽自第一面向第二面延伸，若干所述第一凹槽沿第三方向平行排列，所述第三方向与所述第一方向相互垂直，各第一凹槽位于相邻两行有源区之间，且所述第一凹槽沿第三方向的两侧还贯穿若干有源区，且所述第一凹槽的侧壁和底部暴露出部分所述有源区表面；位于所述第一凹槽内的字线栅极结构；位于所述各有源区内的第二隔离层，所述第二隔离层在所述衬底表面的投影位于相邻的所述字线栅极结构在所述衬底表面的投影之间；位于第一面上的若干位线和位于第二面上的若干电容，所述位线平行于所述第二方向，且每条位线与一组若干所述有源区电连接，每个所述有源区与两个电容电连接；或者，位于第二面上的位线和位于第一面上的若干电容，所述位线与所述有源区电连接，所述位线平行于所述第二方向且沿所述第一方向排布，每个所述有源区与两个电容电连接。2.如权利要求1所述的半导体结构，其特征在于，所述若干位线位于第一面上，所述若干电容位于所述第二面上，还包括：位于所述衬底内的若干第二凹槽，所述第二隔离层位于所述第二凹槽内，所述若干第二凹槽自所述第二面向所述第一面延伸，所述若干第二凹槽沿第三方向排列，所述第三方向与所述第一方向互相垂直，且所述第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；位于所述第二隔离层两侧的所述有源区内的第一源漏区，一个所述电容与一个所述第一源漏区电连接。3.如权利要求1所述的半导体结构，其特征在于，所述位线位于第二面上，所述若干电容位于第一面上，还包括：位于所述衬底内的若干第二凹槽，所述第二隔离层位于所述第二凹槽内，所述第二凹槽自所述第一面向所述第二面延伸，若干所述第二凹槽沿第三方向排列，所述第三方向与所述第一方向互相垂直，且所述第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；位于所述第二隔离层两侧的所述有源区内的第一源漏区，所述第一源漏区自所述第一面向所述第二面延伸，一个所述电容与一个所述第一源漏区电连接。4.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向和第二方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，所述第二方向与所述第一方向呈锐角夹角，各有源区在所述第一面或所述第二面的投影图形为矩形，且所述矩形的长边方向垂直于所述第一方向；在所述衬底内形成若干第一凹槽，所述第一凹槽自第一面向第二面延伸，若干所述第
一凹槽沿第三方向平行排列，所述第三方向与所述第一方向相互垂直，各第一凹槽位于相邻两行有源区之间，且所述第一凹槽沿第三方向的两侧还贯穿若干有源区，且所述第一凹槽的侧壁和底部暴露出部分所述有源区表面；在所述第一凹槽内形成字线栅极结构；自所述第二面对所述衬底进行减薄处理，直到暴露出所述第一隔离层表面；形成所述各有源区内的第二隔离层，所述第二隔离层在所述衬底表面的投影位于相邻的所述字线栅极结构在所述衬底表面的投影之间；在所述第一面上形成若干位线，在所述减薄处理后的所述第二面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接；或者，在所述减薄厚的第二面上形成若干位线，在所述第一面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接。5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述若干位线位于所述第一面上，所述若干电容位于所述第二面上；所述第二隔离层的形成方法包括：所述减薄处理后，形成所述若干电容前，在所述衬底内形成若干第二凹槽，所述若干第二凹槽自所述第二面向所述第一面延伸，所述若干第二凹槽沿第三方向排列，所述第三方向与所述第一方向互相垂直，且所述第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；在所述第二凹槽内形成第二隔离层。6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第二隔离层后，形成所述若干电容前，还包括：自所述第二面向所述有源区注入第一掺杂离子，在所述有源区形成第一源漏区。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述若干电容的形成方法包括：形成所述第一源漏区后，在所述第二面和所述第一源漏区上形成第一介质层；在所述第一介质层内形成若干第三凹槽，所述第三凹槽暴露出所述第一源漏区表面；在所述第三凹槽内形成所述若干电容，一个所述电容与一个所述第一源漏区电连接。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述电容与所述第一源漏区之间还具有电容插塞；所述电容插塞的形成方法包括：所述第三凹槽内还具有第一开口，所述第一开口暴露出所述第一源漏区表面；在所述第一开口内形成所述电容插塞。9.如权利要求4所述的半导体结构的形成方法，其特征在于，所述位线位于所述第一面上，所述位线的形成方法包括：在所述第一面上形成第二介质层；在所述第二介质层内形成若干第四凹槽，所述第四凹槽沿所述第二方向延伸，且一条所述第四凹槽暴露出若干所述有源区的部分表面；在所述第四凹槽内形成所述位线。10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述字线栅极结构后，形成所述位线前，还包括：自所述第一面向所述有源区注入第二掺杂离子，在所述有源区内形成第二源漏区。11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述位线与所述有源区
之间还具有位线插塞，所述位线插塞在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间；所述位线插塞的形成方法包括：所述第四凹槽内还具有第二开口，所述第二开口暴露出所述第二源漏区；在所述第二开口内形成所述位线插塞。12.如权利要求4所述的半导体结构的形成方法，其特征在于，所述若干电容位于所述第一面上；所述第二隔离层的形成方法包括：在所述衬底内形成若干第二凹槽，所述第二凹槽自所述第一面向所述第二面延伸，所述若干第二凹槽沿第三方向排列，所述第三方向与所述第一方向互相垂直，且所述若干第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；在所述第二凹槽内形成第二隔离层。13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第二隔离层后，形成所述若干电容前，还包括：自所述第一面向所述有源区注入第一掺杂离子，在所述有源区形成第一源漏区。14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述若干电容的形成方法包括：形成所述第一源漏区后，在所述第一面和所述第一源漏区上形成第一介质层；在所述第一介质层内形成若干第三凹槽，所述第三凹槽暴露出所述第一源漏区表面；在所述第三凹槽内形成所述电容，一个所述电容与一个所述第一源漏区电连接。15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述电容与所述第一源漏区之间还具有电容插塞，所述电容插塞的形成方法包括：所述第三凹槽内还具有第一开口，所述第一开口暴露出所述第一源漏区表面；在所述第一开口内形成所述电容插塞。16.如权利要求12所述的半导体结构的形成方法，其特征在于，所述位线位于所述第二面上，所述位线的形成方法包括：所述减薄处理后，在所述第二面上形成第二介质层；在所述第二介质层内形成若干第四凹槽，所述第四凹槽沿所述第二方向延伸，且一条所述第四凹槽暴露出若干所述有源区的部分表面；在所述第四凹槽内形成所述位线。17.如权利要求16所述的半导体结构的形成方法，其特征在于，形成所述字线栅极结构后，形成所述位线前，还包括：自所述第二面向所述有源区注入第二掺杂离子，在所述有源区内形成第二源漏区。18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述位线与所述有源区之间还具有位线插塞，所述位线插塞在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间；所述位线插塞的形成方法包括：所述第四凹槽内还具有第二开口，所述第二开口暴露出所述第二源漏区；在所述第二开口内形成所述位线插塞。19.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二方向与所述第一方向的角度范围为15度至75度。

技术总结
一种半导体结构及其形成方法，其中方法包括：自所述第二面对所述衬底进行减薄处理，直到暴露出所述第一隔离层表面；形成所述各有源区内的第二隔离层，所述第二隔离层在所述衬底表面的投影位于相邻的所述字线栅极结构在所述衬底表面的投影之间；在所述第一面上形成若干位线，在所述减薄处理后的所述第二面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接；或者，在所述减薄厚的第二面上形成若干位线，在所述第一面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接，简化了工艺的难度，提高了芯片的集成化水平。片的集成化水平。片的集成化水平。


技术研发人员：刘藩东 华文宇 骆中伟
受保护的技术使用者：芯盟科技有限公司
技术研发日：2021.07.08
技术公布日：2021/10/18