时钟频率修正方法、装置、通信设备、介质和程序产品与流程

本技术涉及集成电路，特别是涉及一种时钟频率修正方法、装置、通信设备、介质和程序产品。

背景技术：

1、在多芯片通信硬件架构中，常采用双芯片协同工作模式实现通信收发、基带处理、射频控制等功能，为保障两片芯片时序匹配，普遍采用单颗晶体振荡器统一供给基准时钟，第一芯片、第二芯片各自搭载独立计数器与锁相环（phase locked loop，pll），依靠同源晶振实现时钟同源。计数器随pll输出时钟脉冲持续累加计数，可通过计数值变化表征时钟实际运行频率，多用于芯片间时序对齐、数据包时序校验、通信帧时隙同步等场景。

2、常规运行逻辑为，两片芯片基于同源晶振各自分频生成工作时钟，计数器随本地时钟计数，系统预设固定周期触发锁存两片计数器读数，依靠同源时钟天然一致性保障两片计数增量基本相等，无需动态调节pll。

3、然而，晶体振荡器存在初始容差、温漂、老化漂移，即便第一、第二芯片共用一颗晶振，芯片内部pll的分频电路、缓冲通路、走线延迟、门电路传播延迟存在不一致性；晶振输出基准频率经过两片芯片各自内部电路做倍频、分频后，最终给到计数器的实际时钟频率会产生微小偏差。长时间运行下，两片计数器每周期的计数增量差值不断累积，芯片间时序偏移持续变大，造成通信帧时隙错位、基带与射频时序不匹配、高速接口（mipi、serdes）误码升高。

技术实现思路

1、基于此，有必要针对上述技术问题，提供一种时钟频率修正方法、装置、通信设备、介质和程序产品。

2、第一方面，本技术提供了一种时钟频率修正方法，应用于通信设备；所述通信设备包括第一芯片和第二芯片，且所述第一芯片和所述第二芯片共用同一晶体振荡器提供基准频率；包括：

3、在当前触发时刻，响应于检测到针对所述第一芯片中的计数器同步锁存单元的触发信号，获取所述第一芯片中的第一计数器在所述当前触发时刻的第一当前计数值和所述第二芯片中的第二计数器在所述当前触发时刻的第二当前计数值；其中，所述触发信号用于指示所述计数器同步锁存单元同步锁存所述第一计数器和所述第二计数器；

4、根据所述第一当前计数值、所述第二当前计数值、所述第一计数器在上一触发时刻的第一上一计数值，以及所述第二计数器在所述上一触发时刻的第二上一计数值，确定针对所述第一芯片中的第一锁相环的频率调整量；

5、根据所述频率调整量，对所述锁相环的时钟频率进行修正。

6、在其中一个实施例中，所述根据所述第一当前计数值、所述第二当前计数值、所述第一计数器在上一触发时刻的第一上一计数值，以及所述第二计数器在所述上一触发时刻的第二上一计数值，确定针对所述第一芯片中的第一锁相环的频率调整量，包括：

7、根据所述第一当前计数值和所述第一计数器在上一触发时刻的第一上一计数值之间的差值，确定第一计数变化量；

8、根据所述第二当前计数值和所述第二计数器在所述上一触发时刻的第二上一计数值之间的差值，确定第二计数变化量；

9、根据所述第一计数变化量、所述第二计数变化量、所述第一当前计数值和所述第二当前计数值，确定针对所述第一芯片中的第一锁相环的频率调整量。

10、在其中一个实施例中，所述根据所述第一计数变化量、所述第二计数变化量、所述第一当前计数值和所述第二当前计数值，确定针对所述第一芯片中的第一锁相环的频率调整量，包括：

11、确定所述第一计数变化量和所述第二计数变化量之间的第一数值关系，以及所述第一当前计数值和所述第二当前计数值之间的第二数值关系；

12、根据所述第一数值关系和所述第二数值关系，确定针对所述第一芯片中的第一锁相环的频率调整量。

13、在其中一个实施例中，所述根据所述第一数值关系和所述第二数值关系，确定针对所述第一芯片中的第一锁相环的频率调整量，包括：

14、响应于所述第一数值关系表征所述第一计数变化量大于所述第二计数变化量，且所述第二数值关系表征所述第一当前计数值大于所述第二当前计数值，或者，响应于所述第一数值关系表征所述第一计数变化量小于所述第二计数变化量，且所述第二数值关系表征所述第一当前计数值小于所述第二当前计数值，确定针对所述第一芯片中的第一锁相环的频率调整量为目标差值；

15、其中，所述目标差值为所述第一计数变化量和所述第二计数变化量之间的差值。

16、在其中一个实施例中，所述根据所述频率调整量，对所述第一芯片中的第一锁相环的时钟频率进行修正，包括：

17、响应于所述第一数值关系表征所述第一计数变化量大于所述第二计数变化量，根据所述频率调整量，增加所述第一锁相环的时钟频率；

18、响应于所述第一数值关系表征所述第一计数变化量小于所述第二计数变化量，根据所述频率调整量，减少所述第一锁相环的时钟频率。

19、在其中一个实施例中，相邻两个不同触发时刻之间的时间间隔通过以下方式确定：

20、获取所述第一锁相环的第一数字量化误差和所述第二芯片中的第二锁相环的第二数字量化误差；

21、根据所述第一数字量化误差和所述第二数字量化误差之和，确定总量化误差；

22、根据所述总量化误差，确定相邻两个不同触发时刻之间的时间间隔。

23、第二方面，本技术还提供了一种时钟频率修正装置，配置于通信设备，所述通信设备包括第一芯片和第二芯片，且所述第一芯片和所述第二芯片共用同一晶体振荡器提供基准频率；包括：

24、数值获取模块，用于在当前触发时刻，响应于检测到针对所述第一芯片中的计数器同步锁存单元的触发信号，获取所述第一芯片中的第一计数器在所述当前触发时刻的第一当前计数值和所述第二芯片中的第二计数器在所述当前触发时刻的第二当前计数值；其中，所述触发信号用于指示所述计数器同步锁存单元同步锁存所述第一计数器和所述第二计数器；

25、调整确定模块，用于根据所述第一当前计数值、所述第二当前计数值、所述第一计数器在上一触发时刻的第一上一计数值，以及所述第二计数器在所述上一触发时刻的第二上一计数值，确定针对所述第一芯片中的第一锁相环的频率调整量；

26、频率修正模块，用于根据所述频率调整量，对所述锁相环的时钟频率进行修正。

27、第三方面，本技术还提供了一种通信设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：

28、在当前触发时刻，响应于检测到针对所述第一芯片中的计数器同步锁存单元的触发信号，获取所述第一芯片中的第一计数器在所述当前触发时刻的第一当前计数值和所述第二芯片中的第二计数器在所述当前触发时刻的第二当前计数值；其中，所述触发信号用于指示所述计数器同步锁存单元同步锁存所述第一计数器和所述第二计数器；

29、根据所述第一当前计数值、所述第二当前计数值、所述第一计数器在上一触发时刻的第一上一计数值，以及所述第二计数器在所述上一触发时刻的第二上一计数值，确定针对所述第一芯片中的第一锁相环的频率调整量；

30、根据所述频率调整量，对所述锁相环的时钟频率进行修正。

31、第四方面，本技术还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：

32、在当前触发时刻，响应于检测到针对所述第一芯片中的计数器同步锁存单元的触发信号，获取所述第一芯片中的第一计数器在所述当前触发时刻的第一当前计数值和所述第二芯片中的第二计数器在所述当前触发时刻的第二当前计数值；其中，所述触发信号用于指示所述计数器同步锁存单元同步锁存所述第一计数器和所述第二计数器；

33、根据所述第一当前计数值、所述第二当前计数值、所述第一计数器在上一触发时刻的第一上一计数值，以及所述第二计数器在所述上一触发时刻的第二上一计数值，确定针对所述第一芯片中的第一锁相环的频率调整量；

34、根据所述频率调整量，对所述锁相环的时钟频率进行修正。

35、第五方面，本技术还提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现以下步骤：

36、在当前触发时刻，响应于检测到针对所述第一芯片中的计数器同步锁存单元的触发信号，获取所述第一芯片中的第一计数器在所述当前触发时刻的第一当前计数值和所述第二芯片中的第二计数器在所述当前触发时刻的第二当前计数值；其中，所述触发信号用于指示所述计数器同步锁存单元同步锁存所述第一计数器和所述第二计数器；

37、根据所述第一当前计数值、所述第二当前计数值、所述第一计数器在上一触发时刻的第一上一计数值，以及所述第二计数器在所述上一触发时刻的第二上一计数值，确定针对所述第一芯片中的第一锁相环的频率调整量；

38、根据所述频率调整量，对所述锁相环的时钟频率进行修正。

39、上述时钟频率修正方法、装置、通信设备、介质和程序产品，基于硬件同步锁存机制保证第一计数器、第二计数器的计数值采集于完全相同的真实时间区间，消除跨芯片传输延迟带来的采样时差误差，依靠本次、上一轮两轮四组计数值得到精准的时钟脉冲计数差值，基于时长一致的计数关系精准换算第一锁相环的真实频率偏移，精准量化两片芯片时钟运行速率差异，以此计算得到适配第一锁相环的频率调整量并完成时钟频率修正，可规避不同芯片计数器读取时刻不一致带来的计数误差，消除芯片间时钟异步偏差，实现双芯片基于计数器实测运转时长的高精度时钟同步，同时全程依托硬件计数器锁存机制实现时序采集，实时性强，无需复杂软件运算。