半导体装置和制造该半导体装置的方法与流程

半导体装置和制造该半导体装置的方法
1.本技术要求于2021年9月8日在韩国知识产权局提交的第10-2021-0119822号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.一些示例实施例涉及一种半导体装置和/或一种制造该半导体装置的方法，并且更具体地，涉及一种包括场效应晶体管的半导体装置和/或一种制造该半导体装置的方法。


背景技术：

3.半导体装置包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(mosfet)。随着半导体装置的尺寸和/或设计规则逐渐减小，mosfet的尺寸也逐渐按比例缩小。mosfet的按比例缩小可能使半导体装置的操作特性劣化。因此，已经进行了各种研究以开发制造半导体装置的方法，该半导体装置具有优异的性能，同时克服了由半导体装置的高集成度引起的限制。


技术实现要素：

4.本发明构思的一些实施例提供了一种具有增加的可靠性的半导体装置和制造该半导体装置的方法。
5.根据一些示例实施例，一种半导体装置可以包括：逻辑单元，位于基底上，逻辑单元包括pmosfet区域和nmosfet区域；以及第一金属层，位于逻辑单元上。第一金属层可以包括：第一电力线和第二电力线，沿着第一方向彼此平行延伸；以及第一下线、第二下线和第三下线，分别位于限定在第一电力线与第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上。第一布线轨道、第二布线轨道和第三布线轨道可以沿着第一方向彼此平行延伸。第一下线可以包括在第一方向上彼此间隔开第一距离的第一线和第二线。第三下线可以包括在第一方向上彼此间隔开不同于第一距离的第二距离的第三线和第四线。第一线可以具有面对二线的第一端。第三线可以具有面对第四线的第二端。第一端处的曲率可以与第二端处的曲率相同。
6.根据一些示例实施例，一种半导体装置可以包括：逻辑单元，位于基底上，逻辑单元包括pmosfet区域和nmosfet区域；以及第一金属层，位于逻辑单元上。第一金属层可以包括：第一电力线和第二电力线，沿着第一方向彼此平行延伸；以及第一下线、第二下线和第三下线，分别位于限定在第一电力线与第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上。第一布线轨道、第二布线轨道和第三布线轨道可以沿着第一方向彼此平行延伸。第一下线可以包括彼此平行并且沿着第一方向延伸的第一线和第二线。第三下线可以包括彼此平行并且沿着第一方向延伸的第三线和第四线。第一线与第二线之间的尖端到尖端距离可以是第一距离。第三线与第四线之间的尖端到尖端距离可以是第二距离。第一距离和第二距离中的每个可以是具有在约24nm和约60nm之间的值的特定距离。第一距离和第二距离可以彼此不同。
7.根据一些示例实施例，一种半导体装置可以包括：有源图案，位于基底上；器件隔离层，填充限定有源图案的沟槽；源极/漏极图案，位于有源图案上以及沟道图案，连接到源极/漏极图案，沟道图案包括顺序地堆叠并且彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案；栅电极，延伸同时横跨沟道图案延展，栅电极包括有源图案与第一半导体图案之间的第一部分、第一半导体图案与第二半导体图案之间的第二部分、第二半导体图案与第三半导体图案之间的第三部分以及位于第三半导体图案上的第四部分；栅极介电层，位于沟道图案与栅电极之间；多个栅极间隔件，位于栅电极的第四部分的相对侧壁上的；栅极盖图案，位于栅电极的顶表面上；第一层间介电层，位于栅极盖图案上；有源接触件，穿透第一层间介电层并且结合到源极/漏极图案；栅极接触件，穿透第一层间介电层并且结合到栅电极；第二层间介电层，位于第一层间介电层上；第一金属层，位于第二层间介电层中，第一金属层连接到有源接触件和栅极接触件；第三层间介电层，位于第二层间介电层上；以及第二金属层，位于第三层间介电层中。第一金属层可以包括：第一电力线和第二电力线，沿着第一方向彼此平行延伸；以及第一下线、第二下线和第三下线，分别位于限定在第一电力线与第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上。第一布线轨道、第二布线轨道和第三布线轨道可以沿着第一方向彼此平行延伸。第一下线可以包括在第一方向上彼此间隔开第一距离的第一线和第二线。第三下线可以包括在第一方向上彼此间隔开不同于第一距离的第二距离的第三线和第四线。第一线可以具有面对第二线的第一端。第三线可以具有面对第四线的第二端。第一端处的曲率可以与第二端处的曲率相同。
8.根据一些示例实施例，一种制造半导体装置的方法可以包括：在基底上形成蚀刻目标层；在蚀刻目标层上形成模制层；在模制层上形成限定初始开口的第一掩模图案，初始开口包括在第一方向上彼此相邻的第一开口和第二开口；允许第一掩模图案经由第一伸长蚀刻工艺以限定将第一开口连接到第二开口的桥接部分，一个连接开口由第一开口、第二开口和桥接部分构成；在连接开口中形成间隔件，以将第一开口与第二开口彼此分开；使用第一掩模图案和间隔件作为蚀刻掩模顺序地蚀刻模制层和蚀刻目标层，以形成与第一开口和第二开口对应的多个布线孔；以及用金属填充布线孔以形成多条布线。
附图说明
9.图1示出了示出根据一些示例实施例的半导体装置的平面图。
10.图2a、图2b、图2c和图2d分别示出了沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。
11.图3示出了示出根据一些示例实施例的图1的第一下线至第五下线的平面图。
12.图4示出了示出根据一些示例实施例的图1的第一下线至第五下线的平面图。
13.图5、图7、图9、图11、图13、图15、图17和图19是示出根据的一些示例实施例的形成第一金属层的方法的平面图。
14.图6a、图8a、图10a、图12a、图14a、图16a、图18a和图20a分别示出了沿着图5、图7、图9、图11、图13、图15、图17和图19的线i-i'截取的剖视图。
15.图6b、图8b、图10b、图12b、图14b、图16b、图18b和图20b分别示出了沿着图5、图7、图9、图11、图13、图15、图17和图19的线ii-ii'截取的剖视图。
16.图21和图22示出了示出根据一些示例实施例的形成第一金属层的方法的平面图。
17.图23a、图23b、图23c和图23d分别示出了示出根据一些示例实施例的半导体装置沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。
具体实施方式
18.图1示出了示出根据一些示例实施例的半导体装置的平面图。图2a、图2b、图2c和图2d分别示出了沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。
19.参照图1和图2a至图2d，多个逻辑单元lc1和lc2可以设置在基底100上。基底100可以是(或者可以包括)化合物半导体基底或包括硅、锗或硅锗中的一种或更多种的半导体基底。例如，基底100可以是硅基底，可以是单晶，并且可以是掺杂的(例如，可以是轻掺杂的)；然而，示例实施例不限于此。
20.逻辑单元lc1和lc2可以包括例如，在第二方向d2上彼此相邻定位的第一逻辑单元lc1和第二逻辑单元lc2。第一逻辑单元lc1和第二逻辑单元lc2中的每个可以具有包括在逻辑电路中的逻辑晶体管。第一逻辑单元lc1和第二逻辑单元lc2中的每个可以包括pmosfet区域pr和nmosfet区域nr。pmosfet区域pr和nmosfet区域nr可以在第一方向d1上彼此间隔开。注意的是，第二方向d2可以与权利要求中记载的第二方向对应或者不对应。注意的是，第一方向d1可以与权利要求中记载的方向对应或者不对应。
21.第一有源图案ap1和第二有源图案ap2可以被形成在基底100的上部分上的沟槽tr限定。第一有源图案ap1和第二有源图案ap2可以分别设置在pmosfet区域pr和nmosfet区域nr上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可以是基底100的竖直突出部分。
22.沟槽tr可以填充有器件隔离层st。器件隔离层st可以包括氧化硅层。器件隔离层st可以不覆盖下面将讨论的第一沟道图案ch1和第二沟道图案ch2中的任何一者或任一者。
23.第一沟道图案ch1可以设置在第一有源图案ap1上。第二沟道图案ch2可以设置在第二有源图案ap2上。第一沟道图案ch1和第二沟道图案ch2中的每个可以包括第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3，其中第一半导体图案sp1至第三半导体图案sp3顺序地堆叠。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以在竖直方向(例如，垂直于基底100的表面的第三方向d3)上彼此间隔开。
24.第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以各自独立地或共同地包括硅(si)、锗(ge)和硅锗(sige)中的一种或更多种。例如，第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个可以包括诸如单晶的或多晶硅的晶体硅。尽管示出了三个半导体图案，但示例实施例不限于此，并且可以存在多于三个或少于三个半导体图案。
25.多个第一源极/漏极图案sd1可以设置在第一有源图案ap1上。多个第一凹部rs1可以形成在第一有源图案ap1的上部分上。第一源极/漏极图案sd1可以设置在对应的第一凹部rs1中。第一源极/漏极图案sd1可以是具有第一导电类型(例如，p型并且包括诸如硼的杂质)的杂质区域。第一沟道图案ch1可以置于一对第一源极/漏极图案sd1之间。例如，该对第一源极/漏极图案sd1可以通过堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3彼此连接。
26.多个第二源极/漏极图案sd2可以设置在第二有源图案ap2上。多个第二凹部rs2可以形成在第二有源图案ap2的上部分上。第二源极/漏极图案sd2可以设置在对应的第二凹部rs2中。第二源极/漏极图案sd2可以是具有第二导电类型(例如，n型并且包括诸如砷和磷中的至少一种的杂质)的杂质区域。第二沟道图案ch2可以置于一对第二源极/漏极图案sd2之间。例如，该对第二源极/漏极图案sd2可以通过堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3彼此连接。
27.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是外延图案，例如通过选择性外延生长工艺形成的图案。例如，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个可以具有位于与第三半导体图案sp3的顶表面的水平基本上相同的水平处的顶表面。对于另一示例，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个可以具有位于比第三半导体图案sp3的顶表面的水平高的水平处的顶表面。
28.第一源极/漏极图案sd1可以包括晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，sige)。因此，一对第一源极/漏极图案sd1可以向第一沟道图案ch1提供应力，例如压缩应力。第二源极/漏极图案sd2可以包括与基底100的半导体元素相同的半导体元素(例如，si)，并且可以包括或可以不包括对第二沟道图案ch2引起拉伸或压缩应力的材料。
29.第一源极/漏极图案sd1中的每个可以包括第一半导体层sel1和在第一半导体层sel1上的第二半导体层sel2。返回参照图2a，下面将描述第一源极/漏极图案sd1在第二方向d2上的剖面形状。
30.第一半导体层sel1可以覆盖第一凹部rs1的内壁。第一半导体层sel1可以具有在从其下部朝向其上部的方向上减小的厚度。例如，在第一凹部rs1的底表面上的第一半导体层sel1在第三方向d3上的厚度可以大于在第一凹部rs1的上部分上的第一半导体层sel1在第二方向d2上的厚度。第一半导体层sel1可以沿着第一凹部rs1的轮廓成形为类似于字母u(或颠倒的u)。
31.第二半导体层sel2可以填充填充有第一半导体层sel1的第一凹部rs1的未被占据部分。第二半导体层sel2可以具有比第一半导体层sel1的体积大的体积。例如，第二半导体层sel2与第一源极/漏极图案sd1的体积比可以大于第一半导体层sel1与第一源极/漏极图案sd1的体积比。
32.第一半导体层sel1和第二半导体层sel2中的每个可以包括硅锗(sige)。第一半导体图案sp1可以包含浓度相对低的锗(ge)。在一些示例实施例中，第一半导体层sel1可以仅包括硅(si)并且可以不包括锗(ge)。第一半导体层sel1可以包含浓度范围从约0at％至约10at％的锗(ge)。
33.第二半导体层sel2可以包含浓度相对较高的锗(ge)。例如，第二半导体层sel2可以包含浓度范围为约30at％至约70at％的锗(ge)。包括在第二半导体层sel2中的锗(ge)的浓度可以在第三方向d3上增加。例如，与第一半导体层sel1相邻的第二半导体层sel2可以具有约40at％的锗浓度，但是第二半导体层sel2的上部分可以具有约60at％的锗浓度。
34.第一半导体层sel1和第二半导体层sel2可以包括使第一源极/漏极图案sd1具有p型导电类型的杂质(例如，硼)。第二半导体层sel2的杂质浓度(例如，原子百分比)可以比第一半导体层sel1的杂质浓度大。
35.第一半导体层sel1可以防止或减少基底100与第二半导体层sel2之间以及第二半导体层sel2与第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3之间的堆垛层错的可能性和/或影响。堆垛层错的出现会增大沟道电阻。堆垛层错可以更容易地出现在第一凹部rs1的底部。因此，可以优选的是，与第一凹部rs1的底部相邻的第一半导体层sel1具有相对大的厚度，以防止或减少堆垛层错的可能性和/或影响。
36.第一半导体层sel1可以在下面将讨论的用栅电极ge的第一部分po1、第二部分po2和第三部分po3代替牺牲层sal时保护第二半导体层sel2。例如，第一半导体层sel1可以防止或减少第二半导体层sel2被用蚀刻牺牲层sal的蚀刻材料蚀刻的可能性和/或影响。
37.栅电极ge可以被设置为在第一方向d1上延伸，同时横跨第一沟道图案ch1和第二沟道图案ch2延展。栅电极ge可以在第二方向d2上以第一节距p1布置。栅电极ge中的每个或者至少一些可以与第一沟道图案ch1和第二沟道图案ch2竖直叠置。
38.栅电极ge可以包括置于第一半导体图案sp1与有源图案ap1或ap2之间的第一部分po1、置于第一半导体图案sp1与第二半导体图案sp2之间的第二部分po2、置于第二半导体图案sp2与第三半导体图案sp3之间的第三部分po3以及在第三半导体图案sp3上的第四部分po4。尽管示出了四个部分，但示例实施例不限于此，并且可以存在多于四个的部分或少于四个的部分。
39.返回参照图2a，在pmosfet区域pr上，栅电极ge可以在其第一部分po1、第二部分po2和第三部分po3处具有不同的宽度。例如，第三部分po3在第二方向d2上的诸如最大宽度的第一宽度可以大于第二部分po2在第二方向d2上的诸如最大宽度的第二宽度。第一部分po1在第二方向d2上的诸如最大宽度的宽度可以大于第三部分po3在第二方向d2上的诸如最大宽度的宽度。
40.返回参照图2d，栅电极ge可以设置在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个的顶表面ts、底表面bs和相对侧壁sw上。在这个意义上，根据一些示例实施例的晶体管可以是三维场效应晶体管(例如，mbcfet
tm
)，其中栅电极ge三维地围绕第一沟道图案ch1和第二沟道图案ch2。
41.返回参照图1和图2a至图2d，一对栅极间隔件gs可以设置在栅电极ge的第四部分po4的相对侧壁上。栅极间隔件gs可以沿着栅电极ge在第一方向d1上延伸。栅极间隔件gs可以具有其比栅电极ge的顶表面高的顶表面。栅极间隔件gs的顶表面可以与下面将讨论的第一层间介电层110的顶表面共面。栅极间隔件gs可以包括选自sicn、sicon和sin中的至少一种。优选地，栅极间隔件gs可以各自包括由选自sicn、sicon和sin中的至少两种形成的多层。
42.栅极盖图案gp可以设置在栅电极ge上。栅极盖图案gp可以沿着栅电极ge在第一方向d1上延伸。栅极盖图案gp可以包括相对于下面将讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极盖图案gp可以包括选自sion、sicn、sicon和sin中的至少一种。
43.栅极介电层gi可以置于栅电极ge与第一沟道图案ch1之间以及栅电极ge与第二沟道图案ch2之间。栅极介电层gi可以覆盖第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个的顶表面ts、底表面bs和相对侧壁sw。栅极介电层gi可以覆盖栅电极ge下方的器件隔离层st的顶表面(见图2d)。
44.在一些示例实施例中，栅极介电层gi可以包括氧化硅层、氮氧化硅层和高k介电层中的一种或更多种。高k介电层可以包括介电常数大于氧化硅层的介电常数的高k介电材料。例如，高k介电材料可以包括选自氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
45.在一些示例实施例中，根据发明构思的半导体装置可以包括使用负电容器的负电容场效应晶体管。例如，栅极介电层gi可以包括展现铁电性质的铁电材料层和展现顺电性质的顺电材料层。
46.铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或者更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小到小于每个电容器的电容。相反，当串联连接的两个或者更多个电容器中的至少一个具有负电容时，总电容可以具有增大到大于每个电容器的电容的绝对值的正值。
47.当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容会有增大。总电容的增大可以用于允许包括铁电材料层的晶体管在室温下具有小于约60mv/十进位(60mv/decade)的亚阈值摆幅。
48.铁电材料层可以具有铁电性质。铁电材料层可以包括例如，氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的一种或更多种。例如，氧化铪锆可以是其中氧化铪掺杂有锆(zr)的材料。又例如，氧化铪锆可以是铪(hf)、锆(zr)和氧(o)的化合物。
49.铁电材料层还可以包括掺杂在其中的杂质。例如，杂质可以包括选自铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。包括在铁电材料层中的杂质的类型可以根据包括在铁电材料层中的是何铁电材料而改变。
50.当铁电材料层包括氧化铪时，铁电材料层可以包括诸如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)的杂质中的至少一种。
51.当杂质是铝(al)时，铁电材料层可以包括约3原子百分比至约8原子百分比的铝。在本说明书中，杂质的比率可以是铝与铪和铝之和的比率。
52.当杂质是硅(si)时，铁电材料层可以包括约2原子百分比至约10原子百分比的硅。当杂质是钇(y)时，铁电材料层可以包括约2原子百分比至约10原子百分比的钇。当杂质是钆(gd)时，铁电材料层可以包括约1原子百分比至约7原子百分比的钆。当杂质是锆(zr)时，铁电材料层可以包括约50原子百分比至约80原子百分比的锆。
53.顺电材料层可以具有顺电性质。顺电材料层可以包括例如选自氧化硅和高k金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如选自氧化铪、氧化锆和氧化铝中的至少一种，但本发明构思不限于此。
54.铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪可以具有与包括在顺电材料层中的氧化铪的晶体结构不同的晶体结构。
55.铁电材料层可以具有具备铁电性质的厚度。铁电材料层的厚度可以在例如约0.5nm至约10nm的范围内，但发明构思不限于此。因为铁电材料具有其自身的展现铁电性质
的特定或临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
56.例如，栅极介电层gi可以包括单个铁电材料层。又例如，栅极介电层gi可以包括彼此间隔开的多个铁电材料层。栅极介电层gi可以具有其中交替堆叠有多个铁电材料层和多个顺电材料层的堆叠结构。
57.栅电极ge可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电层gi上，并且可以与第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3相邻。第一金属图案可以包括控制晶体管的阈值电压的逸出功金属。可以调节第一金属图案的厚度和组成以实现晶体管的特定或期望的阈值电压。例如，栅电极ge的第一部分po1、第二部分po2和第三部分po3可以由第一金属图案和/或逸出功金属形成。
58.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(n)和选自钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)中的至少一种金属。此外，第一金属图案还可以包括碳(c)。第一金属图案可以包括多个堆叠的逸出功金属层。
59.第二金属图案可以包括电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括选自钨(w)、铝(al)、钛(ti)和钽(ta)中的至少一种金属。栅电极ge的第四部分po4可以包括例如，第一金属图案和在第一金属图案上的第二金属图案。
60.返回参照图2b，内间隔件ip可以设置在nmosfet区域nr上。内间隔件ip可以对应地置于第二源极/漏极图案sd2与栅电极ge的第一部分po1、第二部分po2和第三部分po3之间。内间隔件ip可以与第二源极/漏极图案sd2接触或直接接触。内间隔件ip可以将第二源极/漏极图案sd2与栅电极ge的第一部分po1、第二部分po2和第三部分po3中的每个分开。
61.第一层间介电层110可以设置在基底100上。第一层间介电层110可以覆盖栅极间隔件gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间介电层110可以具有与栅极盖图案gp的顶表面和栅极间隔件gs的顶表面基本上共面的顶表面。可以在第一层间介电层110上设置有覆盖栅极盖图案gp的第二层间介电层120。例如，第一层间介电层110和第二层间介电层120可以包括氧化硅层。
62.第一逻辑单元lc1和第二逻辑单元lc2中的每个可以在各自的相对侧上设置有在第二方向d2上彼此面对的一对分离结构db。例如，分离结构db可以设置在第一逻辑单元lc1与第二逻辑单元lc2之间的边界上。分离结构db可以平行于栅电极ge在第一方向d1上延伸。分隔结构db和相应的相邻栅电极ge可以以与第一节距p1相同的节距布置。
63.分离结构db可以穿透第一层间介电层110和第二层间介电层120，并且可以延伸到第一有源图案ap1和第二有源图案ap2中。分离结构db可以穿透第一沟道图案ch1和第二沟道图案ch2。分离结构db可以将第一逻辑单元lc1的pmosfet区域pr和nmosft区域nr与第二逻辑单元lc2的pmosfet区域pr和nmosft区域nr分离和/或隔离。
64.有源接触件ac可以设置为穿透第一层间介电层110和第二层间介电层120，并且对应地与第一源极/漏极图案sd1和第二源极/漏极图案sd2电连接。一对有源接触件ac可以设置在栅电极ge的相对侧上。当在平面图中观看时，有源接触件ac可以具有在第一方向d1上延伸的条形形状。
65.每个或至少一个有源接触件ac可以是自对准接触件。例如，栅极盖图案gp和栅极间隔件gs可以用于以自对准方式形成有源接触件ac。有源接触件ac可以覆盖例如，栅极间
隔件gs的侧壁的至少一部分。尽管未示出，但是有源接触件ac可以覆盖栅极盖图案gp的顶表面的一部分。
66.硅化物图案sc可以置于有源接触件ac与第一源极/漏极图案sd1之间以及有源接触件ac与第二源极/漏极图案sd2之间。有源接触件ac可以通过硅化物图案sc电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2中的一个。硅化物图案sc可以包括金属硅化物，例如选自硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
67.栅极接触件gc可以设置为穿透第二层间介电层120和栅极盖图案gp并且具有与栅电极ge的电连接。例如，参照图2a和图2c，有源接触件ac可以具有与栅极接触件gc相邻的上部分，并且有源接触件ac的上部分可以填充有上介电图案uip。因此，可以防止或减少诸如由栅极接触件gc和其相邻的有源接触件ac之间的接触引起的电短路的工艺故障的可能性和/或影响。
68.有源接触件ac和栅极接触件gc中的每个或至少一些可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以包括选自铝、铜、钨、钼和钴中的至少一种金属。阻挡图案bm可以覆盖导电图案fm的侧壁和底表面。阻挡图案bm可以包括金属层和金属氮化物层。金属层可以包括选自钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括选自氮化钛(tin)层、氮化钽(tan)层、氮化钨(wn)层、氮化镍(nin)层、氮化钴(con)层和氮化铂(ptn)层中的至少一种。
69.第一金属层m1可以设置在第三层间介电层130中。第一金属层m1可以包括第一电力线mpr1和第二电力线mpr2、第一下线mi1至第五下线mi5以及下过孔vi1。下过孔vi1可以在其下方设置有第一电力线mpr1和第二电力线mpr2以及第一下线mi1至第五下线mi5。
70.第一电力线mpr1和第二电力线mpr2可以在第二方向d2上彼此平行地延伸，同时横跨第一逻辑单元lc1和第二逻辑单元lc2延展。可以将诸如漏电压vdd的电压和诸如源电压vss的另一电压分别施加到第一电力线mpr1和第二电力线mpr2。
71.返回参照图1，第一单元边界cb1可以被限定为在第二方向d2上在第一逻辑单元lc1和第二逻辑单元lc2中的每个上延伸。在与第一单元边界cb1的位置相对的位置上，第二单元边界cb2可以被限定为在第二方向d2上延伸。在第一单元边界cb1上可以设置有向其施加漏极电压vdd的第一电力线mpr1。例如，向其施加漏极电压vdd的第一电力线mpr1可以在第二方向d2上沿着第一单元边界cb1延伸。在第二单元边界cb2上可以设置有向其施加源电压vss或接地电压的第二电力线mpr2。例如，向其施加源电压vss或接地电压的第二电力线mpr2可以在第二方向d2上沿着第二单元边界cb2延伸。
72.第一下线mi1至第五下线mi5可以位于第一电力线mpr1与第二电力线mpr2之间。例如，第一布线轨道mtr1至第五布线轨道mtr5可以限定在第一电力线mpr1与第二电力线mpr2之间。第一布线轨道mtr1至第五布线轨道mtr5可以在第二方向d2上彼此平行地延伸。第一下线mi1至第五下线mi5可以沿着第一方向d1以第二节距p2布置。第二节距p2可以小于第一节距p1。
73.至少一条第一下线mi1可以位于第一布线轨道mtr1上，至少一条第二下线mi2可以位于第二布线轨道mtr2上，至少一条第三下线mi3可以位于第三布线轨道mtr3上，至少一条第四下线mi4可以位于第四布线轨道mtr4上，并且至少一个第五下线mi5可以位于第五布线轨道mtr5上。
74.第一下线mi1至第五下线mi5可以在第二方向d2上分别沿着第一布线轨道mtr1到第五布线轨道mtr5彼此平行地延伸。当在平面图中观看时，第一下线mi1至第五下线mi5中的每条可以具有线性形状或条形形状。
75.可以赋予第一宽度w1作为第一电力线mpr1和第二电力线mpr2中的每条的线宽，第一电力线mpr1和第二电力线mpr2可以具有或者可以不具有相同的宽度。可以赋予第二宽度w2作为第一下线mi1至第五下线mi5中的每条的线宽，第一下线mi1至第五下线mi5中的每条可以具有或者可以不具有相同的宽度。第二宽度w2可以小于第一宽度w1(见图2c)。例如，第二宽度w2可以小于约12nm。第一宽度w1可以大于约12nm。
76.下过孔vi1可以置于有源接触件ac与第一电力线mpr1和第二电力线mpr2之间。下过孔vi1可以置于第一下线mi1至第五下线mi5与有源接触件ac和栅极接触件gc之间。
77.例如，第一电力线mpr1和第二电力线mpr2以及第一下线mi1至第五下线mi5可以包括选自由铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo)组成的组或包括铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo)的组的金属。
78.第一金属层m1的线mpr1、mpr2和mi1至mi5中的某一条线和该条线下层的下过孔vi1可以通过单独的工艺形成。例如，第一金属层m1的线mpr1、mpr2和mi1至mi5以及下过孔vi1可以各自通过单镶嵌工艺形成。根据各种示例实施例，可以采用亚20nm工艺来制造半导体装置。
79.第二金属层m2可以设置在第四层间介电层140中。第二金属层m2可以包括上线m2_i。上线m2_i中的每条可以具有在第一方向d1上延伸的线性和/或条形形状。例如，上线m2_i可以在第一方向d1上或沿着第一方向d1彼此平行地延伸。
80.第二金属层m2还可以包括上过孔vi2。上过孔vi2可以设置在上线m2_i下方。上过孔vi2可以对应地置于上线m2_i与第一金属层m1的线mpr1、mpr2和mi1至mi5之间。
81.第二金属层m2的上线m2_i和相应的下层的上过孔vi2可以在同一工艺中形成为单件。例如，可以采用双镶嵌工艺与第二金属层m2的上过孔vi2同时形成上线m2-i。上线m2-i可以包括选自由铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo)组成的组或者包括铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo)的组的金属。
82.在一些示例实施例中，尽管未示出，但是金属层(例如，m3、m4、m5等)可以附加地堆叠在第四层间介电层140上。堆叠的金属层中的每个可以包括路由线(routing lines)。
83.图3示出了示出图1的第一下线至第五下线的平面图。参照图3，位于第一布线轨道mtr1上的第一下线mi1可以包括第一线mi1a和第二线mi1b。第一线mi1a和第二线mi1b可以在第二方向d2上沿着第一布线轨道mtr1布置。
84.第一线mi1a可以在其尖端处具有第一端en1，并且第二线mi1b可以在其尖端处具有第二端en2。第一线mi1a的第一端en1和第二线mi1b的第二端en2可以在第二方向d2上彼此面对。
85.第一距离di1可以设置在第一线mi1a的第一端en1与第二线mi1b的第二端en2之间。第一距离di1可以是第一线mi1a的尖端与第二线mi1b的尖端之间的距离(即，尖端到尖端)。第一距离di1可以大于下面将讨论的第二距离di2。
86.可以向第一线mi1a的第一端en1和第二线mi1b的第二端en2设置弯曲轮廓(例如，平面图中的弯曲轮廓)。可以向第一线mi1a的第一端en1和第二线mi1b的第二端en2赋予正
曲率。例如，可以在第一线mi1a的第一端en1处限定第一假想圆imc1。第一假想圆imc1可以包括与第一端en1对应的弧。例如，第一假想圆imc1可以是与第一端en1的曲线最佳拟合的圆。第一假想圆imc1可以具有第一半径r1。第一半径r1可以是第一线mi1a的第一端en1的曲率半径。曲率可以是曲率半径的倒数。
87.在一些示例实施例中，第二线mi1b的第二端en2可以具有与第一线mi1a的第一端en1的曲率和曲率半径基本上相同的曲率和曲率半径。例如，与第二线mi1b的第二端en2对应的第二假想圆imc2可以具有与第一假想圆imc1的第一半径r1相同的第一半径r1。
88.在一些示例实施例中，第二线mi1b的第三端en3可以具有与第二线mi1b的第二端en2的曲率和曲率半径基本上相同的曲率和曲率半径。例如，与第二线mi1b的第三端en3对应的第三假想圆imc3可以具有与第二假想圆imc2的第一半径r1相同的第一半径r1。
89.设置在第五布线轨道mtr5上的第五下线mi5可以包括第三线mi5a和第四线mi5b。第三线mi5a可以在其尖端处具有第四端en4，并且第四线mi5b可以在其相对的尖端处具有第五端en5和第六端en6。第三线mi5a的第四端en4和第四线mi5b的第五端en5可以在第二方向d2上彼此面对。
90.第二距离di2可以设置在第三线mi5a的第四端en4与第四线mi5b的第五端en5之间。第二距离di2可以是第三线mi5a的尖端与第四线mi5b的尖端之间的距离。第二距离di2可以小于第一布线轨道mtr1上的第一距离di1。
91.第三线mi5a的第四端en4可以是弯曲的(例如，在平面图中是弯曲的)，并且第四线mi5b的第五端en5也可以是弯曲的(例如，在平面图中是弯曲的)。可以向第三线mi5a的第四端en4和第四线mi5b的第五端en5赋予正曲率。在一些示例实施例中，第三线mi5a的第四端en4可以具有与第一线mi1a的第一端en1的曲率和曲率半径基本上相同的曲率和曲率半径。第四线mi5b的第五端en5可以具有与第一线mi1a的第一端en1的曲率和曲率半径基本上相同的曲率和曲率半径。
92.例如，可以在第三线mi5a的第四端en4处限定第四假想圆imc4。第四假想圆imc4可以包括与第四端en4对应的弧。第四假想圆imc4可以具有与第一假想圆imc1的第一半径r1相同的第一半径r1。与第四线mi5b的第五端en5对应的第五假想圆imc5可以具有与第四假想圆imc4的第一半径r1相同的第一半径r1。
93.根据一些示例实施例，与上述第二线mi1b相同，第四线mi5b的第六端en6可以具有与第四线mi5b的第五端en5的曲率和曲率半径基本上相同的曲率和曲率半径。
94.位于第三布线轨道mtr3上的第三下线mi3可以包括第五线mi3a和第六线mi3b。第六线mi3b可以在其尖端处具有第七端en7。第六线mi3b的第七端en7可以面对第五线mi3a。第三距离di3可以设置在第五线mi3a与第六线mi3b之间。第三距离di3可以是第五线mi3a的尖端与第六线mi3b的尖端之间的距离。第三距离di3可以大于第一布线轨道mtr1上的第一距离di1。
95.第六线mi3b的第七端en7可以是弯曲的(例如，在平面图中是弯曲的)。在一些示例实施例中，第六线mi3b的第七端en7可以具有与第一线mi1a的第一端en1的曲率和曲率半径基本上相同的曲率和曲率半径。例如，可以在第六线mi3b的第七端en7处限定第七假想圆imc7。第七假想圆imc7可以包括与第七端en7对应的弧。第七假想圆imc7可以具有与第一假想圆imc1的第一半径r1相同的第一半径r1。
96.第一距离di1和第二距离di2可以与线之间的特定或设计或临界距离对应，例如可以用临界尺寸扫描电子显微镜(cd-sem)测量的距离。例如，临界距离可以是诸如在布线工艺的限制内可以实现的线之间的最小间隔的间隔。对于一般半导体制造工艺，某个层的临界距离可以具有一个固定值(例如，一个固定设计值)。特定或临界距离可以是设计参数，并且可以与在半导体装置的制造中使用的技术相关联。例如，特定或临界距离可以是特定或临界尺寸(cd)。
97.根据一些示例实施例，尖端到尖端距离和/或设置在同一布线轨道上的线之间的间隔可能有很大的变化。在一些示例实施例中，特定或临界距离可以不具有固定值，而是可以具有各种值(例如，di1和di2)。例如，根据一些示例实施例的第一距离di1和第二距离di2中的每个可以具有范围从约24nm至约60nm的值，该值是第一金属层m1的特定或临界距离的值。如图3中所示，根据一些示例实施例，第一金属层m1的特定或临界距离可以有di1和di2两种情况。
98.作为比较示例，线在其尖端处具有基于设置在同一布线轨道上的线之间的尖端到尖端距离而改变的曲率。例如，以第一距离di1彼此间隔开的第一端en1和第二端en2会具有与以不同于(大于或小于)第一距离di1的第二距离di2彼此间隔开的第四端en4和第五端en5的曲率不同的曲率。这可能是因为线制造工艺基于线之间的尖端到尖端距离而改变。替代地或附加地，这可能是因为光刻中的光干涉程度基于线之间的尖端到尖端距离而改变。
99.相比之下，根据一些示例实施例，不论线之间的尖端到尖端距离如何，尖端处的曲率可以总是相同的。例如，根据一些示例实施例，可以使用同一工艺来同时地形成彼此间隔开第一距离di1的第一线mi1a和第二线mi1b以及彼此间隔开第二距离di2的第三线mi5a和第四线mi5b。根据一些示例实施例，尖端处的曲率可以彼此相同，因为第一线mi1a和第二线mi1b的尖端以及第三线mi5a和第四线mi5b的尖端不是通过光刻工艺形成的，而是通过下面将讨论的伸长蚀刻工艺形成的。
100.与第一布线轨道mtr1相邻的第一电力线mpr1可以包括朝向第一线mi1a的第一端en1与第二线mi1b的第二端en2之间的第一区域突出的第一衬线或第一突起prp1。第一突起prp1可以在其与第一端en1和第二端en2对应的相对侧壁处凹入。
101.第二下线mi2可以设置在第二布线轨道mtr2上。第二下线mi2可以包括朝向第一端en1和第二端en2之间的第二区域突出的第二衬线或第二突起prp2。第二突起prp2和第一突起prp1可以关于第一布线轨道mtr1彼此对称。
102.第二下线mi2还可以包括在与第二突起prp2的位置相对的位置上的第三衬线或第三突起prp3。第三突起prp3可具有对应于第六线mi3b的第七端en7的凹形侧壁。第四布线轨道mtr4上的第四下线mi4还可以包括突起prp。
103.突起prp可以引起第一电力线mpr1和第二电力线mpr2中的每条以及第二下线mi2和第四下线mi4中的每条的线宽的变化。除了其端部或尖端之外，第一下线mi1、第三下线mi3和第五下线mi5中的每条的线宽可以恒定而不变。这可能是因为与第二下线mi2和第四下线mi4不同，突起prp不包括在第一下线mi1、第三下线mi3和第五下线mi5中的任意一条中。
104.在一些示例实施例中，第二下线mi2和第四下线mi4的尖端可以具有与第一下线mi1、第三下线mi3和第五下线mi5的尖端的曲率不同的曲率。这可能是因为第二下线mi2和
第四下线mi4是通过与用于形成第一下线mi1、第三下线mi3和第五下线mi5的光刻工艺不同的光刻工艺形成的。
105.图4示出了示出根据一些示例实施例的图1的第一下线至第五下线的平面图。在下面的实施例中，将省略与上面参照图3讨论的那些技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
106.第一线mi1a的第一端en1可以具有与第二线mi1b的第二端en2的曲率基本上相同的曲率。第一端en1和第二端en2中的每个可以具有第一半径/曲率半径r1。
107.第二线mi1b的第三端en3可以具有与第二线mi1b的第二端en2的曲率不同的曲率。第二线mi1b的第三端en3可以具有第二曲率半径r2。第二曲率半径r2可以大于第一曲率半径r1。例如，第二线mi1b的第三端en3处的曲率可以小于第二线mi1b的第二端en2处的曲率，第二端en2位于与第三端en3相对的位置。根据在一些示例实施例，一条线可以在其相对端处具有不同的曲率。
108.第三线mi5a的第四端en4可以具有与第四线mi5b的第五端en5的曲率基本上相同的曲率。第四端en4和第五端en5中的每个处的曲率可以与第一端en1处的曲率基本上相同。第四端en4和第五端en5中的每个可以具有第一曲率半径r1。第四线mi5b的第六端en6可以具有与第五端en5的曲率不同的曲率。
109.第六线mi3b的第七端en7可以具有与第一线mi1a的第一端en1的曲率不同的曲率。例如，第六线mi3b的第七端en7可以具有比第一端en1的第一曲率半径r1大的第二曲率半径r2。第六线mi3b的第七端en7处的曲率可以与第二线mi1b的第三端en3处的曲率基本上相同。
110.第五线mi3a与第六线mi3b的第七端en7之间的第三距离di3可以显著地比第一距离di1和第二距离di2大。不同于第一距离di1和第二距离di2，第三距离di3可以不是第一金属层m1的临界距离。在这种情况下，第七端en7处的曲率可以比第一端en1、第二端en2、第四端en4和第五端en5中的每个处的曲率小。
111.图5、图7、图9、图11、图13、图15、图17和图19是示出根据一些示例实施例的形成第一金属层的方法的平面图。图6a、图8a、图10a、图12a、图14a、图16a、图18a和图20a分别示出了沿着图5、图7、图9、图11、图13、图15、图17和图19的线i-i'截取的剖视图。图6b、图8b、图10b、图12b、图14b、图16b、图18b和图20b分别示出了沿着图5、图7、图9、图11、图13、图15、图17和图19的线ii-ii'截取的剖视图。根据一些示例实施例的形成第一金属层的方法可以涉及用金属填充层间介电层的被雕刻部分以形成布线的镶嵌工艺。
112.参照图5、图6a和图6b，可以在基底100上形成上面参照图1和图2a至图2d论述的多个逻辑晶体管。尽管在图6a和图6b中未示出，但是逻辑晶体管的详细结构可以与图2a至图2d中示出的结构相同。
113.可以在逻辑晶体管上形成第三层间介电层130。第三层间介电层130可以是蚀刻目标层etl。可以在蚀刻目标层etl上顺序地形成第一模制层mo1和第二模制层mo2。第一模制层mo1可以包括诸如氮化钛(tin)层和/或氮化钽(tan)层的金属氮化物层。第二模制层mo2可以包括诸如氧化硅层和/或氮氧化硅层的含硅介电层。
114.可以在第二模制层mo2上形成第一掩模图案map1。可以通过使用第一光掩模的第一光刻工艺形成第一掩模图案map1。第一光刻工艺可以使用krf光源、arf光源或euv光源中
的一个或更多个；然而，示例实施例不限于此。
115.第一掩模图案map1的形成可以包括例如，在第二模制层mo2上形成掩模层，在掩模层上执行第一光刻工艺以形成第一光致抗蚀剂图案，以及使用第一光致抗蚀剂图案作为蚀刻掩模以将掩模层图案化。第一掩模图案map1可以用作多重图案化技术(mpt)中的心轴。第一掩模图案map1可以包括例如非晶硅。
116.第一掩模图案map1可以包括初始开口mop。初始开口mop中的每个可以使第二模制层mo2的顶表面暴露。初始开口mop中的每个可以形成为在第二方向d2上彼此平行地延伸。初始开口mop可以形成为与第一布线轨道mtr1、第三布线轨道mtr3和第五布线轨道mtr5对准。初始开口mop可以不被形成在第二布线轨道mtr2和第四布线轨道mtr4中的任意一者上。初始开口mop可以限定将要形成第一下线mi1、第三下线mi3和第五下线mi5的位置。
117.例如，第一布线轨道mtr1上的初始开口mop可以包括在第二方向d2上彼此相邻的第一开口mop1和第二开口mop2。第一开口mop1和第二开口mop2可以以第四距离di4彼此间隔开。
118.第五布线轨道mtr5上的初始开口mop可以包括在第二方向d2上彼此相邻的第三开口mop3和第四开口mop4。第三开口mop3和第四开口mop4可以以第五距离di5彼此间隔开。第五距离di5可以比第四距离di4小。例如，根据各种示例实施例，邻近的初始开口mop之间的间隔可能存在很大的变化。
119.参照图7、图8a和图8b，第一掩模图案map1可以经历第一伸长蚀刻工艺ele1以水平地扩展初始开口mop。第一伸长蚀刻工艺ele1可以在平行于第二方向d2的方向上具有方向性或各向异性。在第一伸长蚀刻工艺ele1期间，第一掩模图案map1在平行于第二方向d2的方向上的蚀刻速率可以大于在平行于第一方向d1的方向上的蚀刻速率。
120.在第一伸长蚀刻工艺ele1期间，第一掩模图案map1的初始开口mop可以在平行于第二方向d2的方向上扩展。例如，在第一伸长蚀刻工艺ele1期间，初始开口mop在第一方向d1上的宽度可以没有增加或者几乎没有增加。另一方面，在第一伸长蚀刻工艺ele1期间，初始开口mop在第二方向d2上的宽度可以增加。
121.可以执行第一伸长蚀刻工艺ele1，使得第一开口mop1和相应的相邻第二开口mop2一体地连接成单个第一连接开口cop1。第一开口mop1和第二开口mop2可以水平地扩展以彼此相遇或者彼此桥接。第一开口mop1和第二开口mop2可以水平地扩展以形成第一桥接部分brp1。第一开口mop1、第二开口mop2和第一桥接部分brp1可以构成第一连接开口cop1。
122.可以执行第一伸长蚀刻工艺ele1，使得第三开口mop3和相应的相邻第四开口mop4一体地连接成单个第二连接开口cop2。第三开口mop3和第四开口mop4可以水平地扩展以形成第二桥接部分brp2。第三开口mop3、第四开口mop4和第二桥接部分brp2可以构成第二连接开口cop2。
123.作为比较示例，当执行第一光刻工艺以直接地形成连接开口cop时，不会正常地形成精细的瓶颈形桥接部分brp。替代地或附加地，在诸如利用euv光刻的具有少量光子的光源的情况下，桥接部分brp的形状会任意地改变，导致连接开口cop不会精确地或者具体地形成为具有期望的形状。结果，根据比较示例，会更容易产生工艺缺陷以降低装置的可靠性和/或成品率。
124.然而，根据一些示例实施例，第一伸长蚀刻工艺ele1可以将相邻的初始开口mop彼
此合并，因此可以形成包括瓶颈形桥接部分brp的连接开口cop。如图5中所示，即使当相邻的初始开口mop之间的间隔彼此不同时(例如，第四距离di4和第五距离di5)，第一伸长蚀刻工艺ele1也可以使相邻的初始开口mop彼此合并而没有缺陷。这可能是因为在根据各种示例实施例的蚀刻工艺中的控制精度高于在根据比较示例的光刻工艺中的控制精度。
125.总之，根据一些示例实施例，可以稳定地形成包括在第一方向d1上具有一定宽度的桥接部分brp的连接开口cop。例如，连接开口cop的桥接部分brp可以在第一方向d1上具有基本上相同的宽度。
126.参照图9、图10a和图10b，可以例如用原子层沉积(ald)工艺在第一掩模图案map1上形成间隔件sps。可以在第一掩模图案map1的初始开口mop的内侧壁上形成间隔件sps。当在平面图中观看时，间隔件sps中的每个可以沿着初始开口mop的内侧壁共形地形成。间隔件sps可以具有与初始开口mop的内壁的轮廓一致的平面形状。
127.间隔件sps的形成可以包括例如在第一掩模图案map1上形成间隔件层，并且各向异性地蚀刻间隔件层直到第一掩模图案map1的顶表面被暴露或者第二模制层mo2的顶表面被暴露。例如，间隔件层可以包括氧化钛。
128.形成在连接开口cop中的间隔件sps可以完全地填充桥接部分brp。例如，形成在第一连接开口cop1中的间隔件sps可以完全地填充第一桥接部分brp1，因此第一开口mop1和第二开口mop2可以横跨间隔件sps彼此间隔开。
129.因为第一桥接部分brp1在第一方向d1上的宽度小于第一开口mop1和第二开口mop2中的每个或任意一个的宽度，所以第一桥接部分brp1可以在沉积间隔件层时完全填充有间隔件sps。由于间隔件层的沉积性质，第一开口mop1和第二开口mop2可以各自形成为具有尖锐边缘she。
130.第二桥接部分brp2也可以填充有间隔件sps，因此第三开口mop3和第四开口mop4可以横跨间隔件sps彼此间隔开。
131.现在参照图11、图12a和图12b，间隔件sps可以经历第二伸长蚀刻工艺ele2，以使由间隔件sps围绕的初始开口mop进一步水平地扩展。与第一伸长蚀刻工艺ele1相同，第二伸长蚀刻工艺ele2可以在第二方向d2方向上具有方向性。在第二伸长蚀刻工艺ele2期间，间隔件sps在平行于第二方向d2的方向上的蚀刻速率可以大于在平行于第一方向d1的方向上的蚀刻速率。
132.例如，第二伸长蚀刻工艺ele2可以致使第一开口mop1的相对端进一步水平地延伸。第二伸长蚀刻工艺ele2可以致使第一开口mop1和第二开口mop2中的每个的尖锐边缘she变为圆形边缘rde。
133.当线在其一端处具有尖锐边缘时，会更容易发生工艺缺陷，诸如金属在尖锐边缘中的不完全填充和/或尖锐边缘与其相邻线之间的连接。根据一些示例实施例，第二伸长蚀刻工艺ele2可以致使初始开口mop在其相对端或尖端处具有圆形边缘。因为通过第二伸长蚀刻工艺ele2同时地形成初始开口mop中的每个的相对端，所以如上文参照图3所讨论的，线可以在其尖端处具有相同的曲率。
134.根据一些示例实施例，第二伸长蚀刻工艺ele2可以确定相邻开口之间的间隔。例如，第二伸长蚀刻工艺ele2可以确定第一开口mop1与第二开口mop2之间的间隔(或尖端到尖端距离)。
135.如上所述，因为在蚀刻工艺中的控制准确度比在光刻工艺中的控制准确度大，所以一些示例实施例可以更精确地调整线之间的尖端到尖端距离。替代地或附加地，一些示例实施例可以实现线之间的尖端到尖端距离的很大变化。
136.参照图13、图14a和图14b，可以在第二模制层mo2上形成第二掩模图案map2。可以通过使用不同的第二光掩模的第二光刻工艺形成第二掩模图案map2。根据示例实施例，第二掩模图案map2可以用作多重图案化技术(mpt)中的第二掩模。
137.第二掩模图案map2可以包括次级开口iop。次级开口iop中的每个可以暴露第一掩模图案map1的顶表面。次级开口iop中的每个可以暴露间隔件sps的一部分。
138.次级开口iop可以形成为在第二方向d2上彼此平行地延伸。次级开口iop可以形成为与第二布线轨道mtr2和第四布线轨道mtr4以及电力轨道对准。次级开口iop可以不被形成在第一布线轨道mtr1、第三布线轨道mtr3和第五布线轨道mtr5中的任意一者上。例如，次级开口iop可以在第一方向d1上从初始开口mop偏移。次级开口iop可以限定将要形成第一电力线mpr1和第二电力线mpr2以及将要形成第二下线mi2和第四下线mi4的位置。
139.参照图15、图16a和图16b，第二掩模图案map2可以用作蚀刻掩模以使用例如干法蚀刻工艺(诸如反应离子蚀刻工艺)对第一掩模图案map1执行各向异性蚀刻工艺。第一掩模图案map1可以具有暴露于第二掩模图案map2的次级开口iop的第一部分，并且移除第一掩模图案map1的第一部分可以选择性地移除。第一掩模图案map1可以具有被第二掩模图案map2覆盖的第二部分，并且第一掩模图案map1的第二部分可以保留而不被移除。
140.在各向异性蚀刻工艺中，间隔件sps可以具有相对于第一掩模图案map1的蚀刻选择性，因此间隔件sps可以保留而不被移除。例如，第二模制层mo2可以暴露于由间隔件sps自对准的次级开口iop。随后可以移除第二掩模图案map2。
141.第二模制层mo2可以在其上设置有间隔件sps和被第二掩模图案map2覆盖的第一掩模图案map1。间隔件sps和第一掩模图案map1可以限定暴露第二模制层mo2的顶表面的初始开口mop和次级开口iop。
142.参照图17、图18a和图18b，间隔件sps和第一掩模图案map1可以被用作蚀刻掩模以将第一模制层mo1和第二模制层mo2图案化。图案化的第一模制层mo1和第二模制层mo2可以用作蚀刻掩模以使第三层间介电层130或蚀刻目标层etl凹陷。第三层间介电层130可以凹陷以形成布线孔mih。当在平面图中观看时，布线孔mih可以对应于初始开口mop和次级开口iop。布线孔mih可以与第一布线轨道mtr1至第五布线轨道mtr5以及电力轨道对准。布线孔mih可以是层间介电层的被雕刻部分，所述部分预计填充有第一金属层的布线。
143.参照图19、图20a和图20b，可以选择性地移除第一模制层mo1和第二模制层mo2。可以用金属填充第三层间介电层130的布线孔mih。例如，可以在布线孔mih中顺序地形成阻挡层和金属层。阻挡层可以包括选自氮化钽(tan)层、氮化钛(tin)层、氧化钽(tao)层、氧化钛(tio)层、氮化锰(mnn)层和氧化锰(mno)层中的至少一种。金属层可以包括选自铜(cu)、铝(al)、钌(ru)、钴(co)、钨(w)和钼(mo)中的至少一种。
144.布线孔mih可以填充有金属以形成第一金属层m1的布线。第一金属层m1的布线可以包括第一电力线mpr1和第二电力线mpr2，并且还可以包括在第一布线轨道mtr1至第五布线轨道mtr5上的第一下线mi1至第五下线mi5。第一金属层m1的布线的详细描述可以与上面参照图3和图4所讨论的相同。
145.图21和图22示出了根据一些示例实施例的形成第一金属层的方法的平面图。在下面的实施例中，将省略与参照图5至图20b讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
146.参照图21，可以通过使用图15、图16a和图16b的所得结构将第二模制层mo2图案化。因此，第二模制层mo2可以被图案化以形成暴露第一模制层mo1的顶表面的布线孔mih。布线孔mih可以与初始开口mop和次级开口iop对应。
147.第二模制层mo2可以经历第三伸长蚀刻工艺ele3，以使布线孔mih中的每个进一步水平地扩展。与第一伸长蚀刻工艺ele1和第二伸长蚀刻工艺el2相同，第三伸长蚀刻工艺ele3可以在平行于第二方向d2的方向上具有方向性。在第三伸长蚀刻工艺ele3期间，第二模制层mo2在平行于第二方向d2的方向上的蚀刻速率可以大于在平行于第一方向d1的方向上的蚀刻速率。
148.例如，第三伸长蚀刻工艺ele3可以致使布线孔mih的相对端进一步水平地延伸。第三伸长蚀刻工艺ele3可以减小布线孔mih的端部处的曲率。
149.第一伸长蚀刻工艺ele1和第二伸长蚀刻工艺ele2可以仅影响在第一布线轨道mtr1、第三布线轨道mtr3和第五布线轨道mtr5上的布线的端部。相比之下，根据一些示例实施例的第三伸长蚀刻工艺ele3可以影响在第一布线轨道mtr1至第五布线轨道mtr5以及电力轨道上的所有布线的端部。
150.参照图22，第二模制层mo2可以用作蚀刻掩模以将第一模制层mo1图案化。图案化的第一模制层mo1可以用作蚀刻掩模以使第三层间介电层130凹陷，以在第三层间介电层130中形成被雕刻部分(或布线孔mih)。可以用金属填充布线孔mih以形成第一金属层m1的布线mpr1、mpr2以及mi1至mi5。
151.根据在一些示例实施例，第三伸长蚀刻工艺ele3可以降低布线的尖端的锐度，因此可以减少布线的工艺缺陷。此外，可以减小第一金属层m1的布线之间的尖端到尖端距离以实现第一金属层m1的精细度。
152.图23a、图23b、图23c和图23d分别示出了显示根据一些示例实施例的半导体装置的沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。在下面的实施例中，将省略与上面参照图1和图2a至图2d讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。
153.pmosfet区域pr和nmosfet区域nr可以由形成在基底100的上部分上的第二沟槽tr2限定。第二沟槽tr2可以定位在pmosfet区域pr与nmosfet区域nr之间。pmosfet区域pr和nmosfet区域nr可以横跨第二沟槽tr2在第一方向d1上彼此间隔开。
154.第一有源图案ap1和第二有源图案ap2可以分别设置在pmosfet区域pr和nmosfet区域nr上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上彼此平行地延伸。第一有源图案ap1和第二有源图案ap2可以是基底100的在竖直方向(或第三方向d3)上突出的部分。第一沟槽tr1可以限定在相邻的第一有源图案ap1之间和相邻的第二有源图案ap2之间。第一沟槽tr1可以比第二沟槽tr2浅。
155.器件隔离层st可以填充第一沟槽tr1和第二沟槽tr2。第一有源图案ap1和第二有源图案ap2可以具有其从器件隔离层st竖直向上突出的上部分(见图23d)。第一有源图案ap1和第二有源图案ap2中的每个可以在其上部分处具有鳍形状。器件隔离层st可以不覆盖第一有源图案ap1和第二有源图案ap2的任何上部分。器件隔离层st可以覆盖第一有源图案
ap1和第二有源图案ap2的下侧壁。
156.第一源极/漏极图案sd1可以设置在第一有源图案ap1的上部分上。第一源极/漏极图案sd1可以是具有第一导电类型(例如，p型)的杂质区域。第一沟道图案ch1可以置于一对第一源极/漏极图案sd1之间。第二源极/漏极图案sd2可以设置在第二有源图案ap2的上部分上。第二源极/漏极图案sd2可以是具有第二导电类型(例如，n型)的杂质区域。第二沟道图案ch2可以置于一对第二源极/漏极图案sd2之间。第一源极/漏极图案sd1和第二源极/漏极图案sd2的详细描述可以与上面参照图1以及图2a至图2d所讨论的相同或相似。
157.栅电极ge可以被设置为在第一方向d1上延伸，同时横跨第一有源图案ap1和第二有源图案ap2延展。栅电极ge可以与第一沟道图案ch1和第二沟道图案ch2竖直地叠置。栅电极ge中的每个可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个的顶表面和相对侧壁。参照图23d，栅电极ge可以设置在第一沟道图案ch1的第一顶表面ts1上和第一沟道图案ch1的至少一个第一侧壁sw1上。栅电极ge可以设置在第二沟道图案ch2的第二顶表面ts2上和第二沟道图案ch2的至少一个第二侧壁sw2上。例如，根据一些示例实施例的晶体管可以是栅电极ge三维地围绕第一沟道图案ch1和第二沟道图案ch2的三维场效应晶体管(例如，finfet)。
158.有源接触件ac和栅极接触件gc以及第一金属层m1和第二金属层m2的详细描述可以与上面参照图1以及图2a至图2d所讨论的基本上相同。
159.根据一些示例实施例，半导体装置可以对以临界距离彼此相邻的布线不通过执行光刻工艺而是通过执行伸长蚀刻工艺来实现。例如，伸长蚀刻工艺可以形成彼此相邻的布线的尖端。因此，可以防止或减小可能在布线的尖端处产生的工艺缺陷和变化的可能性和/或影响，并且可以因此增加半导体装置的可靠性和/或成品率。
160.当术语“约”或“基本上”在本说明书中与数值结合使用时，意在相关联的数值包括所述数值附近的制造或操作公差(例如，
±
10％)。此外，当词语“通常”和“基本上”与几何形状结合使用时，意在不要求几何形状的精度而是要求该形状的界限在本公开的范围内。此外，当词语“通常”和“基本上”与材料组成结合使用时，意图在不要求材料的精度而是要求该材料的界限在本公开的范围内。
161.此外，无论数值或形状是否被修饰为“约”或“基本上”，将理解的是这些值和形状应该被解释为包括在所述数值或形状附近的制造或操作公差(例如，
±
10％)。因此，虽然描述示例实施例时使用术语“相同”、“一致”或“相等”，但是应当理解，可能存在一些不精确。因此，当一个元件或一个数值被称为与另一个元件相同或等于另一个数值时，应当理解，所述元件或所述数值在期望的制造或操作公差范围(例如，
±
10％)内与另一个元件或另一个数值相同。
162.尽管已经参照附图讨论了发明构思的一些示例实施例，但是将理解，在不脱离发明构思的精神和范围的情况下，可以在实施例中进行形式和细节上的各种改变。因此，将理解的是，上述各种示例实施例在所有方面仅仅是说明性的而非限制性的。此外，示例实施例不一定是相互排斥的。例如，一些示例实施例可以包括参照一个或更多个附图描述的特征，并且还可以包括参照一个或更多个其他附图描述的特征。