半导体装置和制造该半导体装置的方法与流程

技术特征：
1.一种半导体装置，所述半导体装置包括：逻辑单元，位于基底上，所述逻辑单元包括pmosfet区域和nmosfet区域；以及第一金属层，位于所述逻辑单元上，其中，所述第一金属层包括：第一电力线和第二电力线，沿着第一方向彼此平行延伸；以及第一下线、第二下线和第三下线，分别位于限定在所述第一电力线与所述第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上，其中，所述第一布线轨道、所述第二布线轨道和所述第三布线轨道沿着所述第一方向彼此平行延伸，所述第一下线包括在所述第一方向上彼此间隔开第一距离的第一线和第二线，所述第三下线包括在所述第一方向上彼此间隔开不同于所述第一距离的第二距离的第三线和第四线，所述第一线具有面对所述第二线的第一端，所述第三线具有面对所述第四线的第二端，并且所述第一端处的曲率与所述第二端处的曲率相同。2.根据权利要求1所述的半导体装置，其中，所述第一距离与所述第一线与所述第二线之间的尖端到尖端距离对应，所述第二距离与所述第三线与所述第四线之间的尖端到尖端距离对应，并且所述第一距离和所述第二距离中的每个在24nm至60nm的范围内。3.根据权利要求1所述的半导体装置，其中，所述第二下线包括在所述第二下线的相对侧上的第一突起和第二突起，所述第一突起朝向所述第一线与所述第二线之间的第一区域突出，并且所述第二突起朝向所述第三线与所述第四线之间的第二区域突出。4.根据权利要求3所述的半导体装置，其中，所述第一线、所述第二线、所述第三线和所述第四线中的每条的线宽在所述第一方向上恒定而不改变，并且所述第二下线的线宽基于所述第一突起和所述第二突起而不是恒定的。5.根据权利要求1所述的半导体装置，其中，所述第一线具有与所述第一端相对的第三端，并且所述第三端处的曲率与所述第一端处的曲率不同。6.根据权利要求5所述的半导体装置，其中，所述第三端处的曲率比所述第一端处的曲率小。7.根据权利要求1所述的半导体装置，其中，所述第一下线和所述第三下线是第一光掩模线，并且所述第一电力线、所述第二电力线和所述第二下线是第二光掩模线。8.根据权利要求1所述的半导体装置，其中，所述第一端和所述第二端中的每个是凸圆的。9.根据权利要求1所述的半导体装置，其中，所述第一端和所述第二端是同步的伸长蚀刻端，并且
所述第一距离和所述第二距离由所述伸长蚀刻端限定。10.根据权利要求1所述的半导体装置，所述半导体装置还包括：第一有源图案和第二有源图案，分别位于所述pmosfet区域和所述nmosfet区域上；器件隔离层，位于所述基底的上部分上，所述器件隔离层限定所述第一有源图案和所述第二有源图案；第一沟道图案和第二沟道图案，分别位于所述第一有源图案和所述第二有源图案上；多个第一源极/漏极图案，分别位于所述第一沟道图案的相对侧上；多个第二源极/漏极图案，分别位于所述第二沟道图案的相对侧上；栅电极，横跨所述第一沟道图案和所述第二沟道图案延展，所述栅电极在与所述第一方向交叉的第二方向上延伸；有源接触件，连接到所述第一源极/漏极图案和所述第二源极/漏极图案中的至少一个；以及栅极接触件，连接到所述栅电极，其中，所述第一金属层位于所述有源接触件和所述栅极接触件上并且连接到所述有源接触件和所述栅极接触件。11.一种半导体装置，所述半导体装置包括：逻辑单元，位于基底上，所述逻辑单元包括pmosfet区域和nmosfet区域；以及第一金属层，位于所述逻辑单元上，其中，所述第一金属层包括：第一电力线和第二电力线，沿着第一方向彼此平行延伸；以及第一下线、第二下线和第三下线，分别位于限定在所述第一电力线与所述第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上，其中，所述第一布线轨道、所述第二布线轨道和所述第三布线轨道沿着所述第一方向彼此平行延伸，所述第一下线包括沿着所述第一方向彼此平行延伸的第一线和第二线，所述第三下线包括沿着所述第一方向彼此平行延伸的第三线和第四线，所述第一线与所述第二线之间的尖端到尖端距离是第一距离，所述第三线与所述第四线之间的尖端到尖端距离是第二距离，所述第一距离和所述第二距离中的每个是具有在24nm和60nm之间的值的特定距离，并且所述第一距离和所述第二距离彼此不同。12.根据权利要求11所述的半导体装置，其中，所述第一线和所述第二线中的每条的尖端处的曲率与所述第三线和所述第四线中的每条的尖端处的曲率相同。13.根据权利要求12所述的半导体装置，其中，所述第二下线的尖端处的曲率与所述第一线和所述第二线中的每条的尖端处的曲率不同。14.根据权利要求11所述的半导体装置，其中，所述第一线和所述第二线中的每条的尖端是凸圆的，并且所述第三线和所述第四线中的每条的尖端是凸圆的。15.根据权利要求11所述的半导体装置，其中，
所述第一下线和所述第三下线是第一光掩模线，并且所述第一电力线、所述第二电力线和所述第二下线是第二光掩模线。16.一种半导体装置，所述半导体装置包括：有源图案，位于基底上；器件隔离层，填充限定所述有源图案的沟槽；源极/漏极图案和沟道图案，所述源极/漏极图案位于所述有源图案上，所述沟道图案连接到所述源极/漏极图案，所述沟道图案包括顺序地堆叠并且彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案；栅电极，延伸同时横跨所述沟道图案延展，所述栅电极包括所述有源图案与所述第一半导体图案之间的第一部分、所述第一半导体图案与所述第二半导体图案之间的第二部分、所述第二半导体图案与所述第三半导体图案之间的第三部分以及位于所述第三半导体图案上的第四部分；栅极介电层，位于所述沟道图案与所述栅电极之间；多个栅极间隔件，位于所述栅电极的所述第四部分的相对侧壁上；栅极盖图案，位于所述栅电极的顶表面上；第一层间介电层，位于所述栅极盖图案上；有源接触件，穿透所述第一层间介电层并且结合到所述源极/漏极图案；栅极接触件，穿透所述第一层间介电层并且结合到所述栅电极；第二层间介电层，位于所述第一层间介电层上；第一金属层，位于所述第二层间介电层中，所述第一金属层连接到所述有源接触件和所述栅极接触件；第三层间介电层，位于所述第二层间介电层上；以及第二金属层，位于所述第三层间介电层中，其中，所述第一金属层包括：第一电力线和第二电力线，沿着第一方向彼此平行延伸；以及第一下线、第二下线和第三下线，分别位于限定在所述第一电力线与所述第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上，其中，所述第一布线轨道、所述第二布线轨道和所述第三布线轨道沿着所述第一方向彼此平行延伸，所述第一下线包括在所述第一方向上彼此间隔开第一距离的第一线和第二线，所述第三下线包括在所述第一方向上彼此间隔开不同于所述第一距离的第二距离的第三线和第四线，所述第一线具有面对所述第二线的第一端，所述第三线具有面对所述第四线的第二端，并且所述第一端处的曲率与所述第二端处的曲率相同。17.根据权利要求16所述的半导体装置，其中，所述第一距离是所述第一线与所述第二线之间的尖端到尖端距离，所述第二距离是所述第三线与所述第四线之间的尖端到尖端距离，并且所述第一距离和所述第二距离中的每个在24nm至60nm的范围内。
18.根据权利要求16所述的半导体装置，其中，所述第一线具有与所述第一端相对的第三端，并且所述第三端处的曲率不同于所述第一端处的曲率。19.根据权利要求16所述的半导体装置，其中，所述第一下线和所述第三下线是第一光掩模线，并且所述第一电力线、所述第二电力线和所述第二下线是第二光掩模线。20.根据权利要求16所述的半导体装置，其中，所述第一端和所述第二端中的每个是凸圆的。

技术总结
公开了半导体装置和制造该半导体装置的方法。所述半导体装置包括：位于基底上的逻辑单元和位于逻辑单元上的第一金属层。第一金属层包括第一电力线和第二电力线以及在第一电力线与第二电力线之间的第一布线轨道至第三布线轨道上的第一下线至第三下线。第一布线轨道至第三布线轨道在第一方向上平行延伸。第一下线包括在第一方向上彼此间隔开第一距离的第一线和第二线。第三下线包括在第一方向上间隔开第二距离的第三线和第四线。第一线具有面对第二线的第一端。第三线具有面对第四线的第二端。第一端处的曲率与第二端处的曲率基本上相同。相同。相同。


技术研发人员：郑鲁永 金兑谦 郑贤容 李尚和 郑柄济
受保护的技术使用者：三星电子株式会社
技术研发日：2022.05.27
技术公布日：2023/3/10