半导体存储器装置及其操作方法与流程

1.本教导的各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体存储器装置及其操作方法。


背景技术：

2.半导体存储器装置可以具有其中串在半导体基板的水平方向上布置的二维结构，或者其中串在半导体基板的垂直方向上布置的三维结构。设计了三维存储器装置以克服二维存储器装置中的有限的集成度，并且可以包括垂直层叠在半导体基板上的多个存储器单元。


技术实现要素：

3.各种实施方式涉及一种能够改善选择晶体管的阈值电压分布的半导体存储器装置及其操作方法。
4.根据本公开的实施方式，一种半导体存储器装置可以包括：包括多个串组的存储块；被配置为对存储块中包括的源极选择晶体管执行编程操作的外围电路；以及控制外围电路的编程操作的控制逻辑，其中，多个串组中的每一个包括至少一个单元串，并且至少一个单元串包括位于与存储器单元相邻的内部源极选择晶体管和位于与公共源极线相邻的外部源极选择晶体管，其中，控制逻辑控制外围电路以对外部源极选择晶体管执行编程操作并且通过向联接到内部源极选择晶体管的内部源极选择线多次施加编程电压来对内部源极选择晶体管执行编程操作，并且其中，控制逻辑在内部源极选择晶体管的编程操作期间控制外围电路以通过将内部源极选择晶体管划分成至少两组来执行验证操作。
5.多个串组可以包括第一串组、第二串组、第三串组和第四串组，其中，第一串组中的内部源极选择晶体管和第二串组中的内部源极选择晶体管共同联接到第一内部源极选择线，其中，第三串组中的内部源极选择晶体管和第四串组中的内部源极选择晶体管共同联接到第二内部源极选择线，其中，第一串组中的外部源极选择晶体管和第二串组中的外部源极选择晶体管共同联接到第一外部源极选择线，并且其中，第三串组中的外部源极选择晶体管和第四串组中的外部源极选择晶体管共同联接到第二外部源极选择线。
6.在外部源极选择晶体管的编程操作期间，控制逻辑可以被配置为：控制外围电路以向分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线施加导通电压，并且向联接到第一串组至第四串组的字线以及第一内部源极选择线和第二内部源极选择线施加编程通过电压；以及控制外围电路以向第一外部源极选择线和第二外部源极选择线施加编程电压。
7.控制逻辑可以控制外围电路以向第一外部源极选择线和第二外部源极选择线施加编程电压预定次数。
8.在外部源极选择晶体管的编程操作期间，控制逻辑可以被配置为：控制外围电路以向分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线施加导通电压，
并且向联接到第一串组至第四串组的字线施加编程通过电压；以及控制外围电路以向第一外部源极选择线和第二外部源极选择线以及第一内部源极选择线和第二内部源极选择线施加编程电压。
9.控制逻辑可以控制外围电路以向第一外部源极选择线和第二外部源极选择线以及第一内部源极选择线和第二内部源极选择线施加编程电压预定次数。
10.内部源极选择晶体管的编程操作可以包括多个编程循环，并且在多个编程循环中的至少一个编程循环期间，控制逻辑可以被配置为：设置分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线以及第一位线至第四位线的状态；向联接到第一串组至第四串组的字线施加编程通过电压；向第一外部源极选择线和第二外部源极选择线施加截止电压；向第一内部源极选择线和第二内部源极选择线施加编程电压；以及对第一串组至第四串组中包括的内部源极选择晶体管执行验证操作。
11.在第一串组至第四串组中包括的内部源极选择晶体管的验证操作期间，控制逻辑可以控制外围电路以对第一串组至第四串组当中的第一串组和第三串组中包括的内部源极选择晶体管进行验证，并且对第一串组至第四串组当中的第二串组和第四串组中包括的内部源极选择晶体管进行验证。
12.在第一串组和第三串组中包括的内部源极选择晶体管的验证操作期间，控制逻辑可以控制外围电路以：设置公共源极线的电压和联接到第一串组至第四串组的位线的电压；向第一外部源极选择线和第二外部源极选择线施加导通电压；向联接到第一串组和第三串组的漏极选择线施加导通电压并且向联接到第二串组和第四串组的漏极选择线施加截止电压；向字线施加验证通过电压；以及向第一内部源极选择线和第二内部源极选择线施加验证电压。
13.为了设置公共源极线的电压和联接到第一串组至第四串组的位线的电压，控制逻辑可以控制外围电路以：向公共源极线施加接地电压；向联接到第一串组和第三串组的位线施加大于接地电压的第一电压；以及向联接到第二串组和第四串组的位线施加接地电压。
14.在第一串组至第四串组中包括的内部源极选择晶体管的验证操作期间，控制逻辑可以控制外围电路以：对第一串组至第四串组当中的第一串组中包括的内部源极选择晶体管进行验证；对第一串组至第四串组当中的第二串组中包括的内部源极选择晶体管进行验证；对第一串组至第四串组当中的第三串组中包括的内部源极选择晶体管进行验证；以及对第一串组至第四串组当中的第四串组中包括的内部源极选择晶体管进行验证。
15.在第一串组中包括的内部源极选择晶体管的验证操作期间，控制逻辑可以控制外围电路以：设置公共源极线的电压和联接到第一串组至第四串组的位线的电压；向第一外部源极选择线施加导通电压并且向第二外部源极选择线施加截止电压；向联接到第一串组的漏极选择线施加导通电压并且向联接到第二串组至第四串组的漏极选择线施加截止电压；向字线施加验证通过电压；以及向第一内部源极选择线施加验证电压并且向第二内部源极选择线施加截止电压。
16.为了设置分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线以及第一位线至第四位线的状态，控制逻辑可以控制外围电路以：向联接到在先前编程循环中完全被验证的串组的位线施加编程禁止电压；向联接到在先前编程循环中未完全被验
证的串组的位线施加编程允许电压；以及向联接到第一串组至第四串组的漏极选择线施加导通电压。
17.为了设置分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线以及第一位线至第四位线的状态，控制逻辑可以控制外围电路以：向联接到第一串组至第四串组的位线施加编程允许电压；向联接到在先前编程循环中未完全被验证的串组的漏极选择线施加导通电压；以及向联接到在先前编程循环中完全被验证的串组的漏极选择线施加截止电压。
18.控制逻辑可以控制外围电路以响应于所有串组的内部源极选择晶体管的验证完成而对第一串组至第四串组中包括的外部源极选择晶体管执行软擦除操作。
19.根据本公开的实施方式，一种操作半导体存储器装置的方法，半导体存储器装置对包括多个串组的存储块的源极选择晶体管执行编程操作，多个串组各自包括至少一个单元串，至少一个单元串包括位于与存储器单元相邻的内部源极选择晶体管和位于与公共源极线相邻的外部源极选择晶体管，方法可以包括以下步骤：对外部源极选择晶体管执行编程操作；以及通过向内部源极选择晶体管的栅极多次施加多个编程电压来对内部源极选择晶体管执行编程操作，其中，对内部源极选择晶体管执行编程操作的步骤包括通过将内部源极选择晶体管划分成至少两组来执行验证操作。
20.多个串组可以包括第一串组、第二串组、第三串组和第四串组，其中，第一串组中的内部源极选择晶体管和第二串组中的内部源极选择晶体管共同联接到第一内部源极选择线，其中，第三串组中的内部源极选择晶体管和第四串组中的内部源极选择晶体管共同联接到第二内部源极选择线，其中，第一串组中的外部源极选择晶体管和第二串组中的外部源极选择晶体管共同联接到第一外部源极选择线，其中，第三串组中的外部源极选择晶体管和第四串组中的外部源极选择晶体管共同联接到第二外部源极选择线，并且其中，对外部源极选择晶体管执行编程操作的步骤包括以下步骤：向分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线施加导通电压，并且向联接到第一串组至第四串组的字线以及第一内部源极选择线和第二内部源极选择线施加编程通过电压；以及向第一外部源极选择线和第二外部源极选择线施加编程电压。
21.向第一外部源极选择线和第二外部源极选择线施加编程电压的步骤可以包括向第一外部源极选择线和第二外部源极选择线施加编程电压预定次数。
22.多个串组可以包括第一串组、第二串组、第三串组和第四串组，其中，第一串组中的内部源极选择晶体管和第二串组中的内部源极选择晶体管共同联接到第一内部源极选择线，其中，第三串组中的内部源极选择晶体管和第四串组中的内部源极选择晶体管共同联接到第二内部源极选择线，其中，第一串组中的外部源极选择晶体管和第二串组中的外部源极选择晶体管共同联接到第一外部源极选择线，其中，第三串组中的外部源极选择晶体管和第四串组中的外部源极选择晶体管共同联接到第二外部源极选择线，并且其中，对外部源极选择晶体管执行编程操作的步骤包括以下步骤：向分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线施加导通电压，并且向联接到第一串组至第四串组的字线施加编程通过电压；以及向第一外部源极选择线和第二外部源极选择线以及第一内部源极选择线和第二内部源极选择线施加编程电压。
23.向第一外部源极选择线和第二外部源极选择线以及第一内部源极选择线和第二
内部源极选择线施加编程电压的步骤可以包括向第一外部源极选择线和第二外部源极选择线以及第一内部源极选择线和第二内部源极选择线施加编程电压预定次数。
24.对内部源极选择晶体管执行编程操作的步骤可以包括多个编程循环，并且多个编程循环中的一个编程循环包括以下步骤：设置分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线以及第一位线至第四位线的状态；向联接到第一串组至第四串组的字线施加编程通过电压；向第一外部源极选择线和第二外部源极选择线施加截止电压；向第一内部源极选择线和第二内部源极选择线施加编程电压；以及对第一串组至第四串组中包括的内部源极选择晶体管执行验证操作。
25.对第一串组至第四串组中包括的内部源极选择晶体管执行验证操作的步骤可以包括以下步骤：对第一串组至第四串组当中的第一串组和第三串组中包括的内部源极选择晶体管进行验证；以及对第一串组至第四串组当中的第二串组和第四串组中包括的内部源极选择晶体管进行验证。
26.对第一串组和第三串组中包括的内部源极选择晶体管执行验证操作的步骤可以包括以下步骤：设置公共源极线的电压和联接到第一串组至第四串组的位线的电压；向第一外部源极选择线和第二外部源极选择线施加导通电压；向联接到第一串组和第三串组的漏极选择线施加导通电压并且向联接到第二串组和第四串组的漏极选择线施加截止电压；向字线施加验证通过电压；以及向第一内部源极选择线和第二内部源极选择线施加验证电压。
27.设置公共源极线的电压和联接到第一串组至第四串组的位线的电压的步骤可以包括以下步骤：向公共源极线施加0v的电压；向联接到第一串组和第三串组的位线施加大于0v的第一电压；以及向联接到第二串组和第四串组的位线施加0v的电压。
28.对第一串组至第四串组中包括的内部源极选择晶体管执行验证操作的步骤可以包括以下步骤：对第一串组至第四串组当中的第一串组中包括的内部源极选择晶体管进行验证；对第一串组至第四串组当中的第二串组中包括的内部源极选择晶体管进行验证；对第一串组至第四串组当中的第三串组中包括的内部源极选择晶体管进行验证；以及对第一串组至第四串组当中的第四串组中包括的内部源极选择晶体管进行验证。
29.执行第一串组中包括的内部源极选择晶体管的验证操作的步骤可以包括以下步骤：设置公共源极线的电压和联接到第一串组至第四串组的位线的电压；向第一外部源极选择线施加导通电压并且向第二外部源极选择线施加截止电压；向联接到第一串组的漏极选择线施加导通电压并且向联接到第二串组至第四串组的漏极选择线施加截止电压；向字线施加验证通过电压；以及向第一内部源极选择线施加验证电压并且向第二内部源极选择线施加截止电压。
30.设置分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线以及第一位线至第四位线的状态的步骤可以包括以下步骤：向联接到在先前编程循环中完全被验证的串组的位线施加编程禁止电压；向联接到在先前编程循环中未完全被验证的串组的位线施加编程允许电压；以及向联接到第一串组至第四串组的漏极选择线施加导通电压。
31.设置分别联接到第一串组至第四串组的第一漏极选择线至第四漏极选择线以及第一位线至第四位线的状态的步骤可以包括以下步骤：向联接到第一串组至第四串组的位线施加编程允许电压；向联接到在先前编程循环中未完全被验证的串组的漏极选择线施加
导通电压；以及向联接到在先前编程循环中完全被验证的串组的漏极选择线施加截止电压。
32.该方法还可以包括以下步骤：当所有串组的内部源极选择晶体管的验证完成时，对第一串组至第四串组中包括的外部源极选择晶体管执行软擦除操作。
附图说明
33.图1是例示根据本公开的实施方式的半导体存储器装置的框图；
34.图2是例示图1的存储器单元阵列的实施方式的图；
35.图3是例示图2所示的存储块中的一个存储块的电路图；
36.图4是例示图2所示的存储块中的一个存储块的另一实施方式的电路图；
37.图5是例示形成存储块的串组的一个示例的图；
38.图6a是例示图5所示的串组当中的第一串组的详细电路图；
39.图6b是例示第一串组和第二串组中包括的单元串的一部分的电路图；
40.图7是例示形成存储块的串组的另一示例的图；
41.图8a和图8b是例示第一串组至第四串组中包括的单元串的一部分的电路图；
42.图9a、图9b和图9c是例示第一串组至第四串组中包括的单元串的一部分的电路图；
43.图10是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图；
44.图11a是例示图10的步骤s110的实施方式的流程图；
45.图11b是例示图10的步骤s110的另一实施方式的流程图；
46.图12是例示图10的步骤s110的图；
47.图13是例示图10所示的步骤s130的实施方式的流程图。
48.图14是例示图13的步骤s310至s340的图；
49.图15是例示图13的步骤s370的图；
50.图16是例示图13的步骤s350的实施方式的流程图；
51.图17是例示图16的步骤s410的实施方式的流程图；
52.图18a是例示图16的步骤s410的图；
53.图18b是例示图16的步骤s430的图；
54.图19是例示图13所示的步骤s350的另一实施方式的流程图；
55.图20是例示图19所示的步骤s610的实施方式的流程图；
56.图21a是例示图19的步骤s610的图；
57.图21b是例示图19的步骤s630的图；
58.图22是例示图13所示的步骤s310的实施方式的流程图；
59.图23是例示图22的步骤s810至s830的图；
60.图24是例示图13所示的步骤s310的另一实施方式的流程图；
61.图25是例示图24的步骤s840至s860的图；
62.图26是例示第一串组至第四串组中包括的单元串的一部分的另一实施方式的电路图；
63.图27是例示包括图1的半导体存储器装置100的存储器系统的实施方式(1000)的
框图；
64.图28是例示图27所示的存储器系统的应用示例的框图；以及
65.图29是例示包括参照图28描述的存储器系统的计算系统的框图。
具体实施方式
66.根据本说明书中公开的构思的实施方式的示例的具体结构性描述或功能性描述仅被例示以描述根据构思的实施方式的示例，并且可以通过各种形式施行根据构思的实施方式的示例，但描述不限于本说明书中描述的实施方式的示例。
67.图1是例示根据本公开的实施方式的半导体存储器装置100的框图。
68.参照图1，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。
69.存储器单元阵列110可以包括多个存储块blk1至blkz。多个存储块blk1至blkz可以通过字线wl联接到地址解码器120。多个存储块blk1至blkz可以通过位线bl1至blm联接到读写电路130。多个存储块blk1至blkz中的每一个可以包括多个存储器单元。根据实施方式，多个存储器单元可以是具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以具有二维结构。根据实施方式，存储器单元阵列110可以具有三维结构。包括在存储器单元阵列中的多个存储器单元中的每一个可以存储至少1位数据。根据实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储1位数据的单级单元(slc)。根据另一实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储2位数据的多级单元(mlc)。根据另一实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储三位数据的三级单元(tlc)。根据另一实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以是存储四位数据的四级单元(qlc)。根据实施方式，包括在存储器单元阵列110中的多个存储器单元中的每一个可以存储五位或更多位的数据。
70.地址解码器120、读写电路130、控制逻辑140和电压发生器150可以作为被配置为驱动存储器单元阵列110的外围电路进行操作。地址解码器120可以通过字线wl联接到存储器单元阵列110。地址解码器120可以由控制逻辑140控制。地址解码器120可以通过半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
71.地址解码器120可以被配置为对接收到的地址中的块地址进行解码。地址解码器120可以根据解码后的块地址选择至少一个存储块。此外，在读取操作中的读取电压施加操作期间，地址解码器120可以将由电压发生器150生成的读取电压vread施加到被选存储块的被选字线，并且可以将通过电压vpass施加到未选字线。此外，在编程验证操作期间，地址解码器120可以将由电压发生器150生成的验证电压施加到被选存储块的被选字线，并且可以将通过电压vpass施加到未选字线。
72.地址解码器120可以被配置为对接收到的地址中的列地址进行解码。地址解码器120可以将解码后的列地址传送到读写电路130。
73.可以以页为单位执行半导体存储器装置100的读取操作和编程操作。在读取操作和编程操作的请求下接收的地址可以包括块地址、行地址和列地址。地址解码器120可以响应于块地址和行地址而选择一个存储块和一条字线。列地址可以由地址解码器120解码并
提供给读写电路130。
74.地址解码器120可以包括块解码器、行解码器、列解码器和地址缓冲器。
75.读写电路130可以包括多个页缓冲器pb1至pbm。读写电路130可以在存储器单元阵列110的读取操作期间用作读取电路，并且在其写入操作期间用作写入电路。页缓冲器pb1至pbm可以通过位线bl1至blm联接到存储器单元阵列110。页缓冲器pb1至pbm可以在读取操作和编程验证操作期间连续地向联接到存储器单元的位线提供感测电流以便感测存储器单元的阈值电压并且通过感测节点感测由与其对应的存储器单元的编程状态引起的电流量的变化以锁存感测数据。读写电路130可以响应于从控制逻辑140输出的页缓冲器控制信号而操作。
76.读写电路130可以在读取操作期间感测存储器单元的数据，临时存储读取的数据，并且将数据data输出到半导体存储器装置100的输入/输出缓冲器(未示出)。根据实施方式，除了页缓冲器(或页寄存器)之外，读写电路130还可以包括列选择器。
77.控制逻辑140可以联接到地址解码器120、读写电路130和电压发生器150。控制逻辑140可以通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令cmd和控制信号ctrl。控制逻辑140可以被配置为响应于控制信号ctrl而控制半导体存储器装置100的总体操作。此外，控制逻辑140可以输出控制信号以控制页缓冲器pb1至pbm的感测节点预充电电位电平。控制逻辑140可以控制读写电路130以执行存储器单元阵列110的读取操作。控制逻辑140可以被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
78.电压发生器150可以在读取操作期间响应于从控制逻辑140输出的控制信号而生成读取电压vread和通过电压vpass。电压发生器150可以包括接收内部电源电压的多个泵送电容器以生成具有各种电压电平的多个电压，并且可以通过响应于控制逻辑140的控制而选择性地激活多个泵送电容器来生成多个电压。
79.地址解码器120、读写电路130和电压发生器150可以用作被配置为对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。控制逻辑140可以控制外围电路以对存储器单元阵列110执行读取操作、写入操作和擦除操作。
80.图2是例示图1的存储器单元阵列110的实施方式的图。
81.参照图2，存储器单元阵列110可以包括多个存储块blk1至blkz。存储块blk1至blkz中的每一个可以具有三维结构。每个存储块可以包括层叠在基板上方的多个存储器单元。多个存储器单元可以在 x方向、 y方向和 z方向上布置。下面将参照图3和图4详细描述每个存储块的结构。
82.图3是例示图2所示的存储块blk1至blkz中的一个存储块(blka)的电路图。
83.参照图3，存储块blka可以包括多个单元串cs11至cs1m和cs21至cs2m。根据实施方式，多个单元串cs11至cs1m和cs21至cs2m中的每一个可以形成为“u”形。在存储块blka中，可以在行方向(即， x方向)上布置“m”个单元串。图3例示了在列方向(即， y方向)上布置的两个单元串。然而，要理解的是，可以在列方向上布置三个或更多个单元串。
84.单元串cs11至cs1m和cs21至cs2m中的每一个可以包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管式晶体管pt和至少一个漏极选择晶体管dst。
85.选择晶体管sst和dst中的每一个以及存储器单元mc1至mcn中的每一个可以具有彼此相似的结构。根据实施方式，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。根据实施方式，用于提供沟道层的柱可以设置在每个单元串中。根据实施方式，可以为每个单元串设置用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
86.每个单元串的源极选择晶体管sst可以联接在公共源极线csl和第一存储器单元mc1至第p存储器单元mcp之间。
87.根据实施方式，布置在同一行中的单元串的源极选择晶体管可以联接到沿行方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可以联接到不同的源极选择线。在图3中，第一行中的单元串cs11至cs1m的源极选择晶体管可以联接到第一源极选择线ssl1。第二行中的单元串cs21至cs2m的源极选择晶体管可以联接到第二源极选择线ssl2。
88.根据另一实施方式，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可以共同联接到一条源极选择线。
89.每个单元串的第一存储器单元mc1至第n存储器单元mcn可以联接在源极选择晶体管sst和漏极选择晶体管dst之间。
90.第一存储器单元mc1至第n存储器单元mcn可以被划分为第一存储器单元mc1至第p存储器单元mcp和第(p 1)存储器单元mcp 1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp可以在与 z方向相反的方向上依次布置并且可以串联联接在源极选择晶体管sst和管式晶体管pt之间。第(p 1)存储器单元mcp 1至第n存储器单元mcn可以在 z方向上依次布置并且可以串联联接在管式晶体管pt和漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp和第(p 1)存储器单元mcp 1至第n存储器单元mcn可以通过管式晶体管pt联接。每个单元串的第一存储器单元mc1至第n存储器单元mcn的栅极可以分别联接到第一字线wl1至第n字线wln。
91.每个单元串的管式晶体管pt的栅极可以联接到管道线pl。
92.每个单元串的漏极选择晶体管dst可以联接在对应的位线和存储器单元mcp 1至mcn之间。在行方向上布置的单元串可以联接到在行方向上延伸的漏极选择线。第一行中的单元串cs11至cs1m的漏极选择晶体管可以联接到第一漏极选择线dsl1。第二行中的单元串cs21至cs2m的漏极选择晶体管可以联接到第二漏极选择线dsl2。
93.在列方向上布置的单元串可以联接到在列方向上延伸的位线。在图3中，第一列中的单元串cs11和cs21可以联接到第一位线bl1。第m列中的串cs1m和cs2m联接到第m位线blm。
94.在行方向上布置的单元串中布置的联接到相同字线的存储器单元可以形成单个页。例如，第一行中的单元串cs11至cs1m中联接到第一字线wl1的存储器单元可以构成单个页。第二行中的单元串cs21至cs2m中联接到第一字线wl1的存储器单元可以构成另一页。当漏极选择线dsl1和dsl2中的一条被选中时，在一个行方向上布置的单元串可以被选中。当第一字线wl1至第n字线wln中的一条字线被选中时，可以从被选单元串中选择一页。
95.根据另一实施方式，偶数位线和奇数位线可以替代第一位线bl1至第m位线blm。此外，沿行方向布置的单元串cs11至cs1m或cs21至cs2m中的偶数单元串可以分别联接到偶数
位线，并且沿行方向布置的单元串cs11至cs1m或cs21至cs2m中的奇数单元串可以分别联接到奇数位线。
96.根据实施方式，第一存储器单元mc1至第n存储器单元mcn中的至少一个可以用作虚拟存储器单元。例如，可以提供一个或更多个虚拟存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcp当中的非虚拟存储器单元之间的电场。另选地，可以提供一个或更多个虚拟存储器单元以减小漏极选择晶体管dst与存储器单元mcp 1至mcn当中的非虚拟存储器单元之间的电场。当提供更多的虚拟存储器单元时，可以提高存储块blka的操作可靠性，而存储块blka的尺寸可能会增加。另一方面，当虚拟存储器单元的数量减少时，可以减小存储块blka的尺寸，而存储块blka的操作可靠性可能会降低。
97.为了高效地控制一个或更多个虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在对存储块blka进行擦除操作之前或之后，可以对部分或全部的虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚拟存储器单元的虚拟字线的电压，虚拟存储器单元可以具有所需的阈值电压。
98.图4是例示图2所示的存储块blk1至blkz中的一个存储块的另一实施方式(blkb)的电路图。
99.参照图4，存储块blkb可以包括多个单元串cs11’至cs1m’和cs21’至cs2m’。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个可以在 z方向上延伸。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个可以包括层叠在存储块blkb下方的基板(未示出)上的至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn和至少一个漏极选择晶体管dst。
100.每个单元串的源极选择晶体管sst可以联接在公共源极线csl和存储器单元mc1至mcn之间。布置在同一行中的单元串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行中的单元串cs11’至cs1m’的源极选择晶体管可以联接到第一源极选择线ssl1。布置在第二行中的单元串cs21’至cs2m’的源极选择晶体管可以联接到第二源极选择线ssl2。根据另一实施方式，单元串cs11’至cs1m’和cs21’至cs2m’的源极选择晶体管可以共同联接到一条源极选择线。
101.每个单元串的第一存储器单元mc1至第n存储器单元mcn可以串联联接在源极选择晶体管sst和漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅极可以分别联接到第一字线wl1至第n字线wln。
102.每个单元串的漏极选择晶体管dst可以联接在对应的位线与存储器单元mc1至mcn之间。布置在行方向上的单元串的漏极选择晶体管可以联接到在行方向上延伸的漏极选择线。第一行中的单元串cs11’至cs1m’的漏极选择晶体管可以联接到第一漏极选择线dsl1。第二行中的单元串cs21’至cs2m’的漏极选择晶体管可以联接到第二漏极选择线dsl2。
103.结果，除了从存储块blkb的每个单元串中去除了管式晶体管pt之外，图4所示的存储块blkb可以具有与图3所示的存储块blka相似的电路结构。
104.根据另一实施方式，偶数位线和奇数位线可以替代第一位线bl1至第m位线blm。此外，布置在行方向上的单元串cs11’至cs1m’或cs21’至cs2m’中的偶数单元串可以分别联接到偶数位线，并且布置在行方向上的单元串cs11’至cs1m’或cs21’至cs2m’中的奇数单元串可以分别联接到奇数位线。
105.根据实施方式，第一存储器单元mc1至第n存储器单元mcn中的至少一个可以用作虚拟存储器单元。例如，可以提供一个或更多个虚拟存储器单元以减小源极选择晶体管sst与第一存储器单元mc1至第n存储器单元mcn当中的非虚拟存储器单元之间的电场。另选地，可以提供一个或更多个虚拟存储器单元以减小漏极选择晶体管dst与存储器单元mc1至mcn当中的非虚拟存储器单元之间的电场。当提供更多的虚拟存储器单元时，可以提高存储块blkb的操作可靠性，而存储块blkb的尺寸可能会增加。另一方面，当虚拟存储器单元的数量减少时，可以减小存储块blkb的尺寸，而存储块blkb的操作可靠性可能会降低。
106.为了高效地控制一个或更多个虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在对存储块blkb进行擦除操作之前或之后，可以对部分或全部的虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚拟存储器单元的虚拟字线的电压，虚拟存储器单元可以具有所需的阈值电压。
107.图5是例示形成存储块的串组的一个示例的图。
108.图5示出了包括在如图3或图4所示的存储块blka或blkb中的串组string group 1(串组1)和string group 2(串组2)。根据实施方式，参照图3，包括在存储块blka中的串组可以定义为共享漏极选择线或源极选择线的单元串。例如，在图3中，共享第一漏极选择线dsl1和第一源极选择线ssl1的单元串cs11至cs1m可以构成第一串组string group 1。共享第二漏极选择线dsl2和第二源极选择线ssl2的单元串cs21至cs2m可以形成第二串组string group 2。
109.在另一示例中，在图4中，共享第一漏极选择线dsl1和第一源极选择线ssl1的单元串cs11’至cs1m’可以形成第一串组string group 1。共享第二漏极选择线dsl2和第二源极选择线ssl2的单元串cs21’至cs2m’可以构成第二串组string group 2。存储块可以包括在 y方向上布置的两个串组string group 1和string group 2。串组string group 1和string group 2中的每一个可以包括在行方向(即， x方向)上布置的单元串。串组string group 1和string group 2中的每一个可以包括在串方向(即， z方向)上布置的页。下面将参照图6a和图6b描述每个串组的详细配置。
110.图6a是例示图5所示的串组当中的第一串组string group 1的详细电路图。可以以与第一串组string group 1相同的方式配置第二串组string group 2。因此，将省略第二串组的详细电路图。
111.参照图6a，第一串组string group 1可以包括共享第一漏极选择线dsl1和第一源极选择线ssl1的单元串cs11至cs1m。换句话说，包括在第一串组string group 1中的单元串cs11至cs1m可以共同联接到第一漏极选择线dsl1和第一源极选择线ssl1。在第一串组string group 1中，可以在 x方向上布置单元串cs11至cs1m。单元串cs11至cs1m可以联接到与其对应的位线bl1至blm。
112.第一串组string group 1可以包括在 z方向上布置的页page11至page1n。页page11至page1n中的每一个可以是联接到与其对应的字线wl1至wln中的每一条的存储器单元的集合。
113.尽管图6a中未示出，但是第二串组string group 2可以包括在 x方向上布置的单元串cs21至cs2m。第二串组string group 2可以包括在 z方向上布置的页page21至page2n。
group 1、第二串组string group 2、第三串组string group 3和第四串组string group 4中的单元串cs11、cs21、cs31和cs41可以分别联接到对应的位线bl11、bl12、bl13和bl14。页缓冲器可以联接到位线bl11、bl12、bl13和bl14。结果，在如图8b所示的单元串结构中，包括在第一串组string group 1、第二串组string group 2、第三串组string group 3和第四串组string group 4中的单元串cs11、cs21、cs31和cs41可以不共享页缓冲器。
123.上面已经参照图5和图6描述了包括两个串组的存储块。然而，如图8a和图8b所示的包括四个串组的存储块也可以是可能的。
124.图9a、图9b和图9c是例示第一串组至第四串组中包括的单元串的一部分的电路图。
125.参照图9a，每个单元串可以包括多个源极选择晶体管。在图9a所示的电路图中，第一单元串可以包括第一源极选择晶体管sst11至第四源极选择晶体管sst14，并且第二单元串可以包括第一源极选择晶体管sst21至第四源极选择晶体管sst24。第三单元串可以包括第一源极选择晶体管sst31至第四源极选择晶体管sst34，并且第四单元串可以包括第一源极选择晶体管sst41至第四源极选择晶体管sst44。
126.第一单元串的第一源极选择晶体管sst11至第四源极选择晶体管sst14可以联接到与其对应的源极选择线ssl11至ssl14。第二单元串的第一源极选择晶体管sst21至第四源极选择晶体管sst24可以联接到与其对应的源极选择线ssl21至ssl24。第三单元串的第一源极选择晶体管sst31至第四源极选择晶体管sst34可以联接到与其对应的源极选择线ssl31至ssl34。第四单元串的第一源极选择晶体管sst41至第四源极选择晶体管sst44可以联接到与其对应的源极选择线ssl41至ssl44。
127.在本说明书中，多个源极选择晶体管当中位于与存储器单元相邻的源极选择晶体管被称为“内部源极选择晶体管”。多个源极选择晶体管当中位于与公共源极线csl相邻的源极选择晶体管被称为“外部源极选择晶体管”。例如，第一单元串的第一源极选择晶体管sst11至第四源极选择晶体管sst14当中的内部源极选择晶体管可以是第一源极选择晶体管sst11和第二源极选择晶体管sst12，而其外部源极选择晶体管可以是第三源极选择晶体管sst13和第四源极选择晶体管sst14。以相同的方式，第二单元串的第一源极选择晶体管sst21至第四源极选择晶体管sst24当中的内部源极选择晶体管可以是第一源极选择晶体管sst21和第二源极选择晶体管sst22，而其外部源极选择晶体管可以是第三源极选择晶体管sst23和第四源极选择晶体管sst24。此外，第三单元串的第一源极选择晶体管sst31至第四源极选择晶体管sst34当中的内部源极选择晶体管可以是第一源极选择晶体管sst31和第二源极选择晶体管sst32，而其外部源极选择晶体管可以是第三源极选择晶体管sst33和第四源极选择晶体管sst34。最后，第四单元串的第一源极选择晶体管sst41至第四源极选择晶体管sst44当中的内部源极选择晶体管可以是第一源极选择晶体管sst41和第二源极选择晶体管sst42，而其外部源极选择晶体管可以是第三源极选择晶体管sst43和第四源极选择晶体管sst44。
128.在本说明书中，联接到内部源极选择晶体管的源极选择线被称为“内部源极选择线sslu”并且联接到外部源极选择晶体管的源极选择线被称为“外部源极选择线ssld”。如图9a所示，联接到第一单元串至第四单元串的第一源极选择线ssl11、ssl21、ssl31和ssl41以及第二源极选择线ssl12、ssl22、ssl32和ssl42可以是内部源极选择线sslu，并且第三源
极选择线ssl13、ssl23、ssl33和ssl43以及第四源极选择线ssl14、ssl24、ssl34和ssl44可以是外部源极选择线ssld。
129.如图9a所示，多个源极选择晶体管可以联接到彼此不同的单独的源极选择线。然而，在另一实施方式中，多个源极选择晶体管可以共享源极选择线。将参照图9b和图9c进行描述。
130.参照图9b，包括在每个单元串中的源极选择晶体管可以共享源极选择线并且彼此联接。例如，第一单元串的第一源极选择晶体管sst11和第二源极选择晶体管sst12可以联接到第一源极选择线ssl11，并且第三源极选择晶体管sst13和第四源极选择晶体管sst14可以联接到第三源极选择线ssl13。第二单元串的第一源极选择晶体管sst21和第二源极选择晶体管sst22可以联接到第一源极选择线ssl21，并且第三源极选择晶体管sst23和第四源极选择晶体管sst24可以联接到第三源极选择线ssl23。第三单元串的第一源极选择晶体管sst31和第二源极选择晶体管sst32可以联接到第一源极选择线ssl31，并且第三源极选择晶体管sst33和第四源极选择晶体管sst34可以联接到第三源极选择线ssl33。第四单元串的第一源极选择晶体管sst41和第二源极选择晶体管sst42可以联接到第一源极选择线ssl41，并且第三源极选择晶体管sst43和第四源极选择晶体管sst44可以联接到第三源极选择线ssl43。
131.根据图9b所示的实施方式，可以通过比图9a的实施方式更少的源极选择线来控制多个源极选择晶体管。
132.参照图9c，包括在不同单元串中的源极选择晶体管可以共享源极选择线并且彼此联接。例如，第一单元串的第一源极选择晶体管sst11和第二源极选择晶体管sst12以及第二单元串的第一源极选择晶体管sst21和第二源极选择晶体管sst22可以共同联接到第一源极选择线ssl11。此外，第一单元串的第三源极选择晶体管sst13和第四源极选择晶体管sst14以及第二单元串的第三源极选择晶体管sst23和第四源极选择晶体管sst24可以共同联接到第三源极选择线ssl13。
133.以相同的方式，第三单元串的第一源极选择晶体管sst31和第二源极选择晶体管sst32以及第四单元串的第一源极选择晶体管sst41和第二源极选择晶体管sst42可以共同联接到第一源极选择线ssl31。此外，第三单元串的第三源极选择晶体管sst33和第四源极选择晶体管sst34以及第四单元串的第三源极选择晶体管sst43和第四源极选择晶体管sst44可以共同联接到第三源极选择线ssl33。
134.根据图9c所示的实施方式，可以通过比图9b的实施方式更少的源极选择线来控制多个源极选择晶体管。下面将基于图9c所示的存储器单元阵列结构来描述本公开。
135.图10是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
136.根据实施方式，一种半导体存储器装置可以对源极选择晶体管进行编程。尽管源极选择晶体管不是存储数据的存储器单元，但这些源极选择晶体管可以具有与联接到字线的存储器单元相同的结构。为了使半导体存储器装置正常操作，源极选择晶体管的阈值电压可以被控制为使得处于可预测的范围中。根据本公开的实施方式的半导体存储器装置可以通过对源极选择晶体管执行编程操作来控制源极选择晶体管的阈值电压。更具体地，根据实施方式的半导体存储器装置可以通过划分源极选择晶体管来编程多个源极选择晶体管。
137.参照图10，通过根据实施方式的操作半导体存储器装置的方法，可以对包括在每个单元串中的多个源极选择晶体管进行编程。更具体地，根据实施方式的操作半导体存储器装置的方法可以包括对外部源极选择晶体管进行编程(s110)和对内部源极选择晶体管进行编程(s130)。
138.在步骤s110，可以在没有验证操作的情况下对外部源极选择晶体管进行编程。可以通过向外部源极选择线ssld施加编程电压预定次数来对外部源极选择晶体管进行编程。根据实施方式，在步骤s110，可以同时对外部源极选择晶体管和内部源极选择晶体管进行编程。外部源极选择晶体管和内部源极选择晶体管可以在没有验证操作的情况下被编程。
139.在步骤s130，可以对内部源极选择晶体管执行编程操作。与步骤s110相反，在步骤s130，可以对内部源极选择晶体管一起执行编程操作和验证操作。根据实施方式，可以使用增量步进脉冲编程(ispp)方法来执行步骤s130的编程操作。根据ispp方法，可以在逐渐增加编程电压的同时对存储器单元进行编程。源极选择晶体管尽管不是存储器单元，但可以具有与存储器单元相同的结构。因此，可以使用ispp方法对源极选择晶体管进行编程。步骤s130可以包括多个编程循环。随着重复地执行编程循环，向联接到内部源极选择晶体管的内部源极选择线sslu施加的编程电压可以逐渐增加。在另一实施方式中，可以通过向内部源极选择晶体管的栅极重复地施加具有单一电平的编程电压来执行步骤s130的编程操作。尽管编程循环被重复，但是向联接到内部源极选择晶体管的内部源极选择线sslu施加的编程电压可以具有恒定电压电平。
140.图11a是例示图10的步骤s110的实施方式的流程图。
141.参照图11a，对外部源极选择晶体管进行编程的步骤s110可以包括：向漏极选择线施加导通电压v
on
并且向字线和内部源极选择线施加编程通过电压v
ps1
(s210)，以及向联接到外部源极选择晶体管的外部源极选择线ssld施加编程电压v
pgm
(s230)。因此，可以增加外部源极选择晶体管的阈值电压。
142.根据实施方式，编程电压v
pgm
可以被施加到联接到外部源极选择晶体管的外部源极选择线ssld一次。根据另一实施方式，编程电压v
pgm
可以以预定阈值次数重复地施加到外部源极选择线ssld。在步骤s250，可以确定向外部源极选择线ssld施加编程电压v
pgm
的次数是否小于阈值次数。当施加编程电压v
pgm
的次数小于阈值次数时(s250：是)，可以重复步骤s210和s230。当施加编程电压的次数达到阈值次数时(s250：否)，可以终止外部源极选择晶体管的编程操作。
143.图11b是例示图10的步骤s110的另一实施方式的流程图。
144.参照图11b，对外部源极选择晶体管进行编程的步骤s110可以包括：向漏极选择线施加导通电压v
on
并且向字线施加编程通过电压v
ps1
(s215)以及向外部源极选择线ssld和内部源极选择线sslu施加编程电压v
pgm
(s235)。因此，可以增加外部源极选择晶体管和内部源极选择晶体管的阈值电压。
145.根据实施方式，编程电压v
pgm
可以被施加到内部源极选择线sslu和外部源极选择线ssld一次。根据另一实施方式，编程电压v
pgm
可以以预定阈值次数重复地施加到内部源极选择线sslu和外部源极选择线ssld。在步骤s255，可以确定向内部源极选择线sslu和外部源极选择线ssld施加编程电压v
pgm
的次数是否小于阈值次数。当施加编程电压v
pgm
的次数小于阈值次数时(s255：是)，可以重复步骤s215和s235。当施加编程电压v
pgm
的次数达到阈值
次数时(s255：否)，可以终止外部源极选择晶体管的编程操作。
146.在图11a的实施方式中，当与图11b的实施方式进行比较时，在步骤s110可以仅对外部源极选择晶体管执行编程操作。另一方面，在步骤s110，在图11b的实施方式中，可以同时对外部源极选择晶体管和内部源极选择晶体管执行编程操作。因此，根据图11b的实施方式，在步骤s110之后的步骤s130，可以减少对内部源极选择晶体管进行编程所花费的时间。结果，根据图11b的实施方式，可以提高源极选择晶体管的编程速度。
147.图12是例示图10的步骤s110的图。
148.参照图12，编程允许电压(即，0v的电压)可以被施加到位线bl11、bl12、bl13和bl14，并且0v的电压可以被施加到公共源极线csl。在步骤s210，导通电压v
on
可以被施加到漏极选择线dsl1至dsl4，并且编程通过电压v
ps1
可以被施加到字线wl1至wln以及内部源极选择线ssl11和ssl31。因此，漏极选择晶体管dst1至dst4可以导通，并且存储器单元mc11至mc1n、mc21至mc2n、mc31至mc3n和mc41至mc4n以及内部源极选择晶体管sst11、sst12、sst21、sst22、sst31、sst32、sst41和sst42可以具有编程通过状态。
149.编程电压v
pgm
可以被施加到联接到外部源极选择晶体管sst13、sst14、sst23、sst24、sst33、sst34、sst43和sst44的外部源极选择线ssl13和ssl33。因此，可以增加外部源极选择晶体管sst13、sst14、sst23、sst24、sst33、sst34、sst43和sst44的阈值电压。
150.图13是例示图10所示的步骤s130的实施方式的流程图。
151.参照图13，通过ispp方法对内部源极选择晶体管进行编程的步骤s130可以包括：设置漏极选择线和位线的状态(s310)、向字线施加编程通过电压(s320)、向联接到外部源极选择晶体管的外部源极选择线施加截止电压(s330)、向联接到内部源极选择晶体管的内部源极选择线施加编程电压(s340)、以及对内部源极选择晶体管执行验证操作(s350)。步骤s310至s350可以形成用于对内部源极选择晶体管进行编程的单个编程循环。
152.在步骤s310，可以设置漏极选择线和位线的状态。根据先前编程循环的验证结果，可以将未完全被验证的串组中包括的内部源极选择晶体管设置为编程允许状态，并且可以将完全被验证的串组中包括的内部源极选择晶体管设置为编程禁止状态。通过设置漏极选择线和位线的状态，可以设置多条内部源极选择线的编程允许状态和编程禁止状态。将参照图22至图25更详细地描述步骤s310。
153.在步骤s320，随着编程通过电压被施加到字线，存储器单元可以处于编程通过状态。通过在步骤s330向外部源极选择线施加截止电压，公共源极线csl可以与内部源极选择晶体管电分离。
154.随后，在步骤s340，可以通过向内部源极选择线施加编程电压v
pgm
来增加内部源极选择晶体管的阈值电压。然后可以在步骤s350执行内部源极选择晶体管的验证操作。
155.根据实施方式，内部源极选择晶体管的验证操作可以被执行一次。例如，可以通过同时向内部源极选择线施加验证电压来执行内部源极选择晶体管的验证操作。即使在全部的内部源极选择晶体管当中的仅少数内部源极选择晶体管的验证失败时，也可以在随后的编程循环中增加所有源极选择晶体管的阈值电压。阈值电压的增加可以导致阈值电压的分布范围更广。结果，可能会降低半导体存储器装置的操作可靠性。
156.根据本公开的实施方式，可以通过将晶体管划分成至少两组来执行内部源极选择晶体管的验证操作。因此，在后续的编程循环中，可以不增加一组完全被验证的内部源极选
择晶体管的阈值电压，并且可以使内部源极选择晶体管的阈值电压分布变窄。结果，可以提高半导体存储器装置的操作可靠性。下面将参照图16至图21b更详细地描述步骤s350的实施方式。
157.在步骤s360，可以确定是否完成了所有串组中的内部源极选择晶体管的验证。当所有串组的内部源极选择晶体管的验证未完成时(s360：否)，可以重复步骤s310至s350。当所有串组中的内部源极选择晶体管的验证完成时(s360：是)，可以终止内部源极选择晶体管的编程。根据实施方式，当所有串组中的内部源极选择晶体管的验证完成时(s360：是)，在步骤s370可以对外部源极选择晶体管执行软擦除操作。步骤s370可以是可选的；因此，在一些实施方式中可以跳过步骤s370。
158.图14是例示图13的步骤s310至s340的图。
159.参照图14，在内部源极选择晶体管的编程操作的开始时可能需要增加所有内部源极选择晶体管的阈值电压。在步骤s310，编程允许电压(即，0v的电压)可以被施加到第一位线bl11至第四位线bl14，并且导通电压v
on
可以被施加到第一漏极选择线dsl1至第四漏极选择线dsl4。因此，第一漏极选择晶体管dst1至第四漏极选择晶体管dst4可以导通。在步骤s320，可以将编程通过电压v
ps1
施加到联接到存储器单元的字线wl1至wln，并且在步骤s330，可以将截止电压v
off
施加到外部源极选择线ssl13和ssl33。由于外部源极选择晶体管sst13、sst14、sst23、sst24、sst33、sst34、sst43和sst44被截止，所以内部源极选择晶体管sst11、sst12、sst21、sst22、sst31、sst32、sst41和sst42的沟道区域可以与公共源极线csl电分离。例如，可以将范围从1v到2v的电压施加到公共源极线csl。
160.随后，在步骤s340，编程电压v
pgm
可以被施加到内部源极选择线ssl11和ssl31，并且内部源极选择晶体管sst11、sst12、sst21、sst22、sst31、sst32、sst41和sst42的阈值电压可以增加。
161.图15是例示图13的步骤s370的图。
162.参照图15，第一漏极选择线至第四漏极选择线dsl1至dsl4可以被浮置。然而，截止电压可以被施加到第一漏极选择线至第四漏极选择线dsl1至dsl4。可以向字线wl1至wln以及内部源极选择线ssl11和ssl31施加擦除通过电压v
ps2
。擦除通过电压v
ps2
可以是用于使联接的存储器单元或晶体管处于擦除通过状态的电压，并且可以大于擦除允许电压。例如，擦除通过电压v
ps2
可以是6v或更高的电压。
163.此后，擦除允许电压可以被施加到外部源极选择线ssl13和ssl33。擦除允许电压可以是使联接的存储器单元或晶体管处于擦除允许状态的电压，并且例如可以是0v。
164.随后，可以将擦除电压v
ers
施加到公共源极线csl。因此，可以降低处于擦除允许状态的外部源极选择晶体管sst13、sst14、sst23、sst24、sst33、sst34、sst43和sst44的阈值电压。通过将擦除电压v
ers
设置为略低的电压，可以对外部源极选择晶体管sst13、sst14、sst23、sst24、sst33、sst34、sst43和sst44进行软擦除。
165.图16是例示图13所示的步骤s350的实施方式的流程图。
166.参照图16，结合根据本公开的实施方式的操作方法，对内部源极选择晶体管执行验证操作的步骤s350可以包括对多个串组当中的奇数串组中包括的内部源极选择晶体管进行验证(s410)，并且对在多个串组当中的偶数串组中包括的内部源极选择晶体管进行验证(s430)。图16例示了在对奇数串组中包括的内部源极选择晶体管进行验证之后对偶数串
组中包括的内部源极选择晶体管进行验证的实施方式。然而，本公开不限于此。例如，在对偶数串组中包括的内部源极选择晶体管进行验证之后，可以对奇数串组中包括的内部源极选择晶体管进行验证。在下文中，下面将参照图17更详细地描述对奇数串组中包括的内部源极选择晶体管进行验证的步骤s410。
167.图17是例示图16所示的步骤s410的实施方式的流程图。
168.参照图17，对奇数串组中包括的内部源极选择晶体管进行验证的步骤s410可以包括：设置公共源极线csl和位线的电压(s510)，将导通电压施加到外部源极选择线(s520)，向联接到奇数串组的漏极选择线施加导通电压并且向联接到偶数串组的漏极选择线施加截止电压(s530)，向字线施加验证通过电压(s540)，向内部源极选择线施加验证电压(s550)，以及对联接到位线的页缓冲器执行感测操作(s560)。下面将参照图18a描述步骤s410。
169.图18a是例示图16的步骤s410的图。换句话说，图18a示出了对奇数串组中包括的内部源极选择晶体管进行验证的方法。
170.参照图18a，为了验证奇数串组中包括的内部源极选择晶体管，在步骤s510，可以对联接到奇数串组中包括的单元串的位线bl11和bl13进行预充电，0v的电压可以被施加到联接到偶数串组中包括的单元串的位线bl12和bl14，并且可以将0v的电压施加到公共源极线csl。根据实施方式，联接到奇数串组中包括的单元串的位线bl11和bl13可以被预充电到0.5v的电压。在步骤s520，导通电压v
on
可以被施加到外部源极选择线ssl13和ssl33。导通电压v
on
可以被施加到联接到奇数串组的漏极选择线dsl1和dsl3，并且截止电压v
off
可以被施加到联接到偶数串组的漏极选择线dsl2和dsl4。
171.在步骤s540，验证通过电压v
ps3
可以被施加到字线wl1至wln，并且在步骤s550，验证电压v
vrf
可以被施加到内部源极选择线ssl11和ssl31。在步骤s560，可以执行联接到奇数位线的页缓冲器的感测操作。因此，可以对奇数串组中包括的内部源极选择晶体管sst11、sst12、sst31和sst32执行验证操作。
172.图18b是例示图16的步骤s430的图。图18b例示了对偶数串组中包括的内部源极选择晶体管进行验证的方法。
173.参照图18b，为了验证偶数串组中包括的内部源极选择晶体管，联接到偶数串组中包括的单元串的位线bl12和bl14可以被预充电，并且0v的电压可以被施加到联接到奇数串组中包括的单元串的位线bl11和bl13。导通电压v
on
可以被施加到联接到偶数串组的漏极选择线dsl2和dsl4，并且截止电压v
off
可以被施加到联接到奇数串组的漏极选择线dsl1和dsl3。其它电压条件可以与参照图18a所描述的基本相同。因此，可以对偶数串组中包括的内部源极选择晶体管sst21、sst22、sst41和sst42执行验证操作。
174.参照图16至图18b，通过根据本公开的实施方式的半导体存储器装置及其操作方法，可以将多个内部源极选择晶体管划分为两组，即，奇数串组中包括的内部源极选择晶体管和偶数串组中包括的内部源极选择晶体管，并且可以对其执行验证操作。因此，依据根据实施方式的半导体存储器装置及其操作方法，可以更准确地执行验证操作，并且可以使内部源极选择晶体管的阈值电压分布宽度变窄。
175.图19是例示图13所示的步骤s350的另一实施方式的流程图。
176.参照图19，第一串组至第四串组中包括的内部源极选择晶体管可以根据每个串组
被依次验证。更具体地，可以在步骤s610验证第一串组中包括的内部源极选择晶体管，可以在步骤s630验证第二串组中包括的内部源极选择晶体管，可以在步骤s650验证第三串组中包括的内部源极选择晶体管，并且可以在步骤s670验证第四串组中包括的内部源极选择晶体管。图19例示了根据第一串组至第四串组验证内部源极选择晶体管的实施方式。然而，本公开不限于此。换句话说，针对第一串组至第四串组中的每一个验证内部源极选择晶体管的顺序可以变化。在下文中，下面将参照图20更详细地描述验证第一串组中包括的内部源极选择晶体管的步骤s420。
177.图20是例示图19所示的步骤s610的实施方式的流程图。
178.参照图20，验证第一串组中包括的内部源极选择晶体管的步骤s610可以包括：设置公共源极线和位线的电压(步骤s710)，将导通电压施加到共同联接到被选串组的第一外部源极选择线并且将截止电压施加到未共同联接到被选串组的第二外部源极选择线(步骤s720)，将接通电压施加到联接到被选串组的漏极选择线并且将截止电压施加到联接到未选串组的漏极选择线(步骤s730)，将验证通过电压施加至字线(s740)，将验证电压施加至共同联接到被选串组的第一内部源极选择线并且将截止电压施加到未共同联接到被选串组的第二内部源极选择线(步骤s750)，以及对联接到每条位线的页缓冲器执行感测操作(步骤s760)。当图20的步骤用作验证第一串组中包括的内部源极选择晶体管的步骤s610时，“被选串组”可以是第一串组。当图20的步骤用作验证第二串组中包括的内部源极选择晶体管的步骤s630时，“被选串组”可以是第二串组。当图20的步骤用作验证第三串组中包括的内部源极选择晶体管的步骤s650时，“被选串组”可以是第三串组。当图20的步骤用作验证第四串组中包括的内部源极选择晶体管的步骤s670时，“被选串组”可以是第四串组。在下文中，将参照图21a描述被选串组是第一串组的示例。
179.图21a是例示图19的步骤s610的图。
180.参照图21a，为了验证第一串组中包括的内部源极选择晶体管，在步骤s710，可以对联接到第一串组中包括的单元串的位线bl11进行预充电，可以将0v的电压施加到位线bl12、bl13和bl14，并且0v的电压可以被施加到公共源极线csl。根据实施方式，联接到第一串组中包括的单元串的位线bl11可以被预充电到0.5v的电压。导通电压v
on
可以被施加到外部源极选择线ssl13和ssl33当中的共同联接到第一串组的外部源极选择线ssl13，并且在步骤s720，截止电压v
off
可以被施加到未共同联接到第一串组的外部源极选择线ssl33。在步骤s730，导通电压v
on
可以被施加到联接到第一串组的漏极选择线dsl1，并且截止电压v
off
可以被施加到漏极选择线dsl2、dsl3和dsl4。
181.在步骤s740，验证通过电压v
ps3
可以被施加到字线wl1至wln。验证电压v
vrf
可以被施加到共同联接到第一串组的内部源极选择线ssl11，并且在步骤s750，截止电压v
off
可以被施加到未共同联接到第一串组的内部源极选择线ssl31。在步骤s760，可以对联接到第一位线bl11的页缓冲器执行感测操作。因此，可以对第一串组中包括的内部源极选择晶体管sst11和sst12执行验证操作。
182.图21b是例示图19的步骤s630的图。
183.参照图21b，为了验证第二串组中包括的内部源极选择晶体管，联接到第二串组中包括的单元串的位线bl12可以被预充电，0v的电压可以被施加到位线bl11、bl13和bl14，并且0v的电压可以被施加到公共源极线csl。导通电压v
on
可以被施加到外部源极选择线ssl13
和ssl33当中共同联接到第二串组的外部源极选择线ssl13，并且截止电压v
off
可以被施加到未共同联接到第二串组的外部源极选择线线ssl33。导通电压v
on
可以被施加到联接到第二串组的漏极选择线dsl2，并且截止电压v
off
可以被施加到漏极选择线dsl1、dsl3和dsl4。其它电压条件可以与参照图21a所描述的基本相同。因此，可以对第二串组中包括的内部源极选择晶体管sst21和sst22执行验证操作。
184.上面已经参照图21a和图21b描述了对第一串组和第二串组中包括的内部源极选择晶体管进行验证的方法。以相同的方式，可以执行对第三串组和第四串组中包括的内部源极选择晶体管进行验证。
185.参照图19至图21b，依据根据本公开的实施方式的半导体存储器装置及其操作方法，多个内部源极选择晶体管可以被划分为四组，即，第一串组至第四串组，并且可以对其执行验证操作。因此，依据根据本公开的实施方式的半导体存储器装置及其操作方法，可以更准确地执行验证操作，并且可以使内部源极选择晶体管的阈值电压分布宽度变窄。
186.图22是例示图13所示的步骤s310的实施方式的流程图。
187.图22例示了根据验证结果在随后的编程循环中设置漏极选择线和位线的状态的步骤s310的实施方式。更具体地，设置漏极选择线和位线的状态的步骤s310可以包括：向联接到完全被验证的串组的位线施加编程禁止电压(步骤s810)，向联接到未完全被验证的串组的位线施加编程允许电压(步骤s820)，以及向漏极选择线施加导通电压(步骤s830)。在下文中，将参照图23进行详细描述。
188.图23是例示图22的步骤s810至s830的图。图23例示了第一串组中包括的内部源极选择晶体管sst11和sst12未被完全验证并且内部源极选择晶体管sst21、sst22、sst31、sst32、sst41和sst42被完全验证的情况。
189.参照图23，在步骤s810，编程禁止电压(例如，4v的电压)可以被施加到联接到完全被验证的第二串组至第四串组的位线bl12、bl13和bl14。在步骤s820，编程允许电压(例如，0v的电压)可以被施加到联接到未完全被验证的第一串组的第一位线bl11。在步骤s830，导通电压v
on
可以被施加到漏极选择线dsl1、dsl2、dsl3和dsl4。结果，可以在步骤s310设置漏极选择线和位线的状态。
190.在步骤s320可以将编程通过电压v
ps1
施加到字线，在步骤s330可以将截止电压v
off
施加到外部源极选择线ssl13和ssl33，并且在步骤s340可以将编程电压v
pgm
施加到内部源极选择线ssl11和ssl31。因此，与被施加以编程允许电压的位线bl11联接的单元串的内部源极选择晶体管sst11和sst12的阈值电压可以增加，而其余内部源极选择晶体管sst21、sst22、sst31、sst32、sst41和sst42的阈值电压可以不增加。
191.图24是例示图13所示的步骤s310的另一实施方式的流程图。
192.图24例示了根据步骤s350的验证结果在随后的编程循环中设置漏极选择线和位线的状态的步骤s310的另一实施方式。更具体地，设置漏极选择线和位线的状态的步骤s310可以包括：向位线施加编程允许电压(步骤s840)，向联接到未完全被验证的串组的漏极选择线施加导通电压(步骤s850)，以及向联接到完全被验证的串组的漏极选择线施加截止电压(步骤s860)。在下文中，将参照图25进行详细描述。
193.图25是例示图24的步骤s840至s860的图。图25例示了第一串组中包括的内部源极选择晶体管sst11和sst12未被完全验证并且第二串组至第四串组中的内部源极选择晶体
管sst21、sst22、sst31、sst32、sst41和sst42被完全验证的情况。
194.参照图25，在步骤s840，可以将编程允许电压(例如，0v的电压)施加到位线bl11至bl14。在步骤s850，导通电压v
on
可以被施加到联接到未完全被验证的第一串组的漏极选择线dsl1。在步骤s860，截止电压v
off
可以被施加到联接到完全被验证的第二串组至第四串组的漏极选择线dsl2、dsl3和dsl4。结果，可以在步骤s310设置漏极选择线和位线的状态。
195.在步骤s320可以将编程通过电压v
ps1
施加到字线，在步骤s330可以将截止电压v
off
施加到外部源极选择线ssl13和ssl33，并且在步骤s340可以将编程电压v
pgm
施加到内部源极选择线ssl11和ssl31。因此，其中导通电压v
on
被施加到第一漏极选择晶体管dst1的第一串组中包括的内部源极选择晶体管sst11和sst12的阈值电压可以增加。其中截止电压v
off
被施加到漏极选择晶体管dst2、dst3和dst4的第二串组至第四串组中包括的内部源极选择晶体管sst21、sst22、sst31、sst32、sst41和sst42的阈值电压可以不增加。
196.图26是例示第一串组至第四串组中包括的单元串的一部分的另一实施方式的电路图。
197.参照图26，每个单元串可以包括多个源极选择晶体管。在图26所示的电路图中，第一单元串可以包括第一源极选择晶体管sst11至第六源极选择晶体管sst16，并且第二单元串可以包括第一源极选择晶体管sst21至第六源极选择晶体管sst26。第三单元串可以包括第一源极选择晶体管sst31至第六源极选择晶体管sst36，并且第四单元串可以包括第一源极选择晶体管sst41至第六源极选择晶体管sst46。
198.如上所述，多个源极选择晶体管当中位于与存储器单元相邻的源极选择晶体管可以被称为“内部源极选择晶体管”，并且多个源极选择晶体管当中位于与公共源极线csl相邻的源极选择晶体管中多个源极选择晶体管可以被称为“外部源极选择晶体管”。此外，在本公开中，多个源极选择晶体管当中位于内部源极选择晶体管和外部源极选择晶体管之间的源极选择晶体管可以被称为“中间源极选择晶体管”。
199.例如，第一单元串的源极选择晶体管sst11至sst16当中的内部源极选择晶体管可以是第一源极选择晶体管sst11和第二源极选择晶体管sst12，中间源极选择晶体管可以是第三源极选择晶体管sst13和第四源极选择晶体管sst14，并且外部源极选择晶体管可以是第五源极选择晶体管sst15和第六源极选择晶体管sst16。以相同的方式，第二单元串的源极选择晶体管sst21至sst26当中的内部源极选择晶体管可以是第一源极选择晶体管sst21和第二源极选择晶体管sst22，中间源极选择晶体管可以是第三源极选择晶体管sst23和第四源极选择晶体管sst24，并且外部源极选择晶体管可以是第五源极选择晶体管sst25和第六源极选择晶体管sst26。此外，在第三单元串的源极选择晶体管sst31至sst36中的内部源极选择晶体管可以是第一源极选择晶体管sst31和第二源极选择晶体管sst32，中间源极选择晶体管可以是第三源极选择晶体管sst33和第四源极选择晶体管sst34，并且外部源极选择晶体管可以是第五源极选择晶体管sst35和第六源极选择晶体管sst36。最后，在第四单元串的源极选择晶体管sst41至sst46当中的内部源极选择晶体管可以是第一源极选择晶体管sst41和第二源极选择晶体管sst42，中间源极选择晶体管可以是第三源极选择晶体管sst43和第四源极选择晶体管sst44，并且外部源极选择晶体管可以是第五源极选择晶体管sst45和第六源极选择晶体管sst46。
200.在本公开中，联接到中间源极选择晶体管的源极选择线被称为“中间源极选择
线”。如图26所示，联接到第一单元串至第四单元串的第一源极选择线ssl11和ssl31可以是内部源极选择线，第三源极选择线ssl13和ssl33可以是中间源极选择线，并且第五源极选择线ssl15和ssl35可以是外部源极选择线。
201.因为联接到中间源极选择晶体管的中间源极选择线与外部源极选择线和内部源极选择线分离地被提供，所以中间源极选择晶体管可以独立于外部源极选择晶体管和内部源极选择选择晶体管地进行操作。
202.根据本公开的实施方式，在源极选择晶体管的编程操作期间，中间源极选择晶体管可以与外部源极选择晶体管一起被编程。
203.换句话说，参照图10所示的流程图，在步骤s110，中间源极选择晶体管可以与外部源极选择晶体管一起被编程。以与外部源极选择晶体管相同的方式，可以在没有验证操作的情况下对中间源极选择晶体管进行编程。可以通过将编程电压施加到中间源极选择线预定次数来对中间源极选择晶体管进行编程。
204.根据本公开的另一实施方式，在源极选择晶体管的编程操作期间，中间源极选择晶体管可以与内部源极选择晶体管一起被编程。
205.换句话说，参照图10所示的流程图，在步骤s130，中间源极选择晶体管可以与外部源极选择晶体管一起被编程。以与内部源极选择晶体管相同的方式，可以对中间源极选择晶体管一起执行编程操作和验证操作。根据实施方式，可以使用ispp方法对中间源极选择晶体管进行编程。根据另一实施方式，通过向中间源极选择晶体管的栅极重复地施加具有单一电平的编程电压，可以对中间源极选择晶体管进行编程。
206.图27是例示包括图1的半导体存储器装置100的存储器系统1000的实施方式的图。
207.参照图27，存储器系统1000可以包括半导体存储器装置100和存储器控制器1100。半导体存储器装置100可以是上面参照图1描述的半导体存储器装置。
208.存储器控制器1100可以联接到主机和半导体存储器装置100。响应于来自主机的请求，存储器控制器1100可以访问半导体存储器装置100。例如，存储器控制器1100可以控制半导体存储器装置100的写入操作、读取操作、擦除操作和后台操作。存储器控制器1100可以提供半导体存储器装置100和主机之间的接口。存储器控制器1100可以驱动用于控制半导体存储器装置100的固件。
209.存储器控制器1100可以包括随机存取存储器(ram)1110、处理单元1120、主机接口1130、存储器接口1140和纠错码(ecc)块1150。ram 1110可以用作工作存储器、半导体存储器装置100和主机之间的缓存存储器以及半导体存储器装置100和主机之间的缓冲存储器中的至少一种。处理单元1120可以控制存储器控制器1100的整体操作。另外，存储器控制器1100可以在写入操作期间临时存储从主机提供的编程数据。
210.主机接口1130可以包括用于在主机和存储器控制器1100之间交换数据的协议。根据实施方式，存储器控制器1100可以通过诸如以下的一个或更多个各种协议与主机通信：通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、快速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机系统接口(scsi)协议、增强型小磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、私有协议等。
211.存储器接口1140可以与半导体存储器装置100接口连接。例如，存储器接口1140可以包括nand接口或nor接口。
212.ecc块1150可以被配置为检测和纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可以控制半导体存储器装置100以根据错误检测结果控制读取电压并执行重新读取。根据实施方式，ecc块1150可以被提供为存储器控制器1100的组件。
213.存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成存储卡。例如，存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(pcmcia)、紧凑型闪存(cf)卡、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc或mmcmicro)、sd卡(sd、minisd、microsd或sdhc)、通用闪存(ufs)等之类的存储卡。
214.存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成固态驱动器(ssd)。ssd可以包括被配置为在半导体存储器中存储数据的储存装置。当存储器系统1000用作ssd时，可以显著提高联接到存储器系统1000的主机的操作速度。
215.在另一示例中，存储器系统1000可以被提供为诸如计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送和接收信息的装置、用于形成家庭网络的各种电子装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、rfid装置等的电子装置的各种元件之一。
216.在实施方式中，半导体存储器装置100或存储器系统1000可以被安装为各种形式的封装件。例如，半导体存储器装置100或存储器系统1000可以被嵌入在诸如层叠式封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、华夫包中晶片、晶圆形式晶片、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄型四方扁平包(tqfp)、小轮廓集成电路(soic)封装、收缩型小轮廓封装(ssop)、薄型小轮廓封装(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或晶圆级加工层叠封装(wsp)等的封装件中。
217.图28是例示图27的存储器系统1000的应用示例的框图。
218.参照图28，存储器系统2000可以包括半导体存储器装置2100和存储器控制器2200。半导体存储器装置2100可以包括半导体存储器芯片。半导体存储器芯片可以被划分成多个组。
219.图28例示了通过第一通道ch1至第k通道chk与存储器控制器2200通信的组。每个半导体存储器芯片可以以与上面参照图1描述的半导体存储器装置100基本相同的方式配置和操作。
220.每组半导体存储器芯片可以通过单个公共通道与存储器控制器2200通信。存储器控制器2200可以以与参照图27描述的存储器控制器1100基本相同的方式配置，并且被配置为通过多个通道ch1至chk控制半导体存储器装置2100的多个存储器芯片。
221.图29是例示包括上面参照图28描述的存储器系统2000的计算系统3000的框图。
222.计算系统3000可以包括中央处理单元3100、随机存取存储器(ram)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
223.存储器系统2000可以通过系统总线3500电连接到中央处理单元3100、ram3200、用
户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可以存储在存储器系统2000中。
224.在实施方式中，半导体存储器装置2100可以通过存储器控制器2200联接到系统总线3500。在另一实施方式中，半导体存储器装置2100可以直接联接到系统总线3500。中央处理单元3100和ram3200可以执行存储器控制器2200的功能。
225.如图29所示，可以提供图28所示的存储器系统2000。然而，存储器系统2000可以由图27所示的存储器系统1000替代。根据实施方式，计算系统3000可以包括上面参照图27描述的存储器系统1000和参照图28描述的存储器系统2000两者。
226.根据本公开，可以提供改善选择晶体管的阈值电压分布的半导体存储器装置及其操作方法。
227.相关申请的交叉引用
228.本技术要求于2021年8月4日在韩国知识产权局提交的韩国专利申请no.10-2021-0102561的优先权，其全部公开内容通过引用并入本文中。