半导体结构的制作方法及半导体结构与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。


背景技术：

2.随着半导体集成度不断提高，半导体制造技术的工艺线宽不断缩小，为了保证半导体器件对电容的要求，半导体器件朝着高深宽比方向发展。然而，由于制程过程中各机台性能等原因造成晶圆中不同位置的位线的高度有所差异，进而使得电容接触孔的最终深度有所差异，电容接触孔的制程窗口小，当制程条件偏掉些许时，就可能造成产品质量和良率下降。


技术实现要素：

3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本公开提供了一种半导体结构的制作方法及半导体结构。
5.本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
6.提供基底；
7.在所述基底上形成彼此分立的多个位线结构，相邻的所述位线结构之间具有第一接触孔，所述基底上不同区域的所述位线结构的初始水平高度不同；
8.形成导电接触层，所述导电接触层填充多个所述第一接触孔，并覆盖多个所述位线结构的表面；
9.对所述导电接触层进行化学机械研磨，使所述导电接触层顶部平坦化；
10.控制对所述导电接触层和对所述位线结构的刻蚀选择比相同，回刻所述导电接触层和所述位线结构，使所述基底上不同区域的位线结构在同一水平高度；
11.其中，所述第一接触孔的所述导电接触层形成电容接触插塞。
12.其中，所述半导体结构的制作方法还包括：
13.继续刻蚀位于所述第一接触孔内的所述导电接触层，以在多个所述第一接触孔内分别形成水平高度相同的第二接触孔，所述第一接触孔中被保留的所述导电接触层形成为第一导电块；
14.在所述第一导电块的表面形成第二导电块，所述第二导电块填充所述第二接触孔，所述第一导电块和所述第二导电块形成所述电容接触插塞。
15.其中，所述第一导电块的材料包括掺杂的硅材料，所述第二导电块的材料包括导电金属。
16.其中，形成导电接触层，包括：
17.形成第一导电接触层，所述第一导电接触层填充多个所述第一接触孔，并覆盖多
个所述位线结构的表面；
18.回刻所述第一导电接触层；
19.在所述第一导电接触层表面形成第二导电接触层，所述第二导电接触层填充剩余的所述第一接触孔，并覆盖多个位线结构的表面。
20.其中，形成导电接触层，还包括：
21.在所述第一导电接触层和所述位线结构之间形成第三导电接触层。
22.其中，在回刻所述第一导电接触层的过程中，回刻第三导电接触层，其中，所述第一导电接触层相对于所述第三导电接触层的刻蚀选择比大于1，以在多个所述第一接触孔内分别形成多个第一凹槽，所述第一凹槽的槽口在所述基底上的投影，覆盖所述第一凹槽的底壁在所述基底上的投影；
23.所述第二导电接触层填充所述第一凹槽。
24.其中，所述第一导电接触层的材料中掺杂有第一掺杂元素，所述第三导电接触层的材料中掺杂有第二掺杂元素，所述第一导电接触层中所述第一掺杂元素的掺杂浓度大于所述第三导电接触层中所述第二掺杂元素的掺杂浓度。
25.其中，所述位线结构包括依次设置在所述基底上的位线导电层和保护层，所述位线结构还包括覆盖所述位线导电层和所述保护层的隔离层，所述隔离层和所述保护层之间具有相同的刻蚀选择比。
26.其中，多个所述位线结构包括相对位于初始水平高度最高的第一位线结构，以及相对位于初始水平高度最低的第二位线结构，对所述导电接触层和所述位线结构进行回刻，包括：
27.刻蚀所述导电接触层，至暴露所述第一位线结构；
28.调整刻蚀条件，以使对所述导电接触层和对所述位线结构的刻蚀选择比相同，刻蚀所述导电接触层和所述位线结构，至暴露所述第二位线结构。
29.其中，通过刻蚀终点检测法刻蚀所述导电接触层和所述位线结构。
30.本公开的第二方面提供了一种半导体结构，所述半导体结构由第一方面中所述的制作方法制作，其包括：
31.基底；
32.多个位线结构，独立设置在所述基底上，多个所述位线结构的水平高度相同；
33.多个第一接触孔，每个所述第一接触孔位于相邻的两个所述位线结构之间；
34.多个电容接触插塞，多个所述电容接触插塞对应设置在多个所述第一接触孔中，多个所述电容接触插塞的水平高度相同。
35.其中，所述电容接触插塞包括：
36.第一导电块，填充于所述第一接触孔的部分空间内，所述第一接触孔中剩余的空间形成为第二接触孔，分别位于多个所述第一接触孔中的多个第二接触孔水平高度相同；
37.第二导电块，覆盖所述第一导电块的表面，并填充所述第二接触孔。
38.其中，所述第一导电块包括：
39.第一导电接触层，填充于所述第一接触孔内；
40.第二导电接触层，覆盖所述第一导电接触层的表面。
41.其中，所述第一导电块还包括：
42.第三导电接触层，设置在所述第一导电接触层和所述位线结构之间。
43.其中，所述第一导电接触层的材料中掺杂有第一掺杂元素，所述第三导电接触层的材料中掺杂有第二掺杂元素，所述第一导电接触层中所述第一掺杂元素的掺杂浓度大于所述第三导电接触层中所述第二掺杂元素的掺杂浓度。
44.本公开提供的半导体结构的制作方法及半导体结构中，半导体结构的制作方法在第一接触孔中形成导电接触层后，刻蚀导电接触层和位线结构，将位于不同区域的位线结构刻蚀至同一水平高度，第一接触孔内被保留的导电接触层形成电容接触插塞，位于不同区域的电容接触插塞的高度相同，通过控制对不同结构的刻蚀选择比，控制第一接触孔的深度，以使位于不同区域的第一接触孔的深度相同，有效增大制程窗口，保证制程的稳定性及提升产品良率。
45.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
46.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
47.图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
48.图2是根据一示例性实施例示出的半导体结构的制作方法的流程图。
49.图3是根据一示例性实施例示出的半导体结构的制作方法的流程图。
50.图4是根据一示例性实施例示出的基底的示意图。
51.图5是在图4示出的区域a、区域b、区域c形成位线结构的局部剖面图。
52.图6是在图4示出的区域a、区域b、区域c形成导电接触层的局部剖面图。
53.图7是在图4示出的区域a、区域b、区域c平坦化导电接触层的局部剖面图。
54.图8是在图4示出的区域a、区域b、区域c刻蚀导电接触层和位线结构的局部剖面图。
55.图9是在图4示出的区域a、区域b、区域c形成第二接触孔的局部剖面图。
56.图10是在图4示出的区域a、区域b、区域c形成电容接触插塞的局部剖面图。
57.图11是在图4示出的区域a、区域b、区域c形成第一导电接触层的局部剖面图。
58.图12是在图4示出的区域a、区域b、区域c中暴露出第一间隙的局部剖面图。
59.图13是在图4示出的区域a、区域b、区域c形成第二导电接触层的局部剖面图。
60.图14是在图4示出的区域a、区域b、区域c平坦化导电接触层的局部剖面图。
61.图15是在图4示出的区域a、区域b、区域c刻蚀导电接触层和位线结构的局部剖面图。
62.图16是在图4示出的区域a、区域b、区域c刻蚀导电接触层和位线结构的局部剖面图。
63.图17是在图4示出的区域a、区域b、区域c形成第二接触孔的局部剖面图。
64.图18是在图4示出的区域a、区域b、区域c形成第三导电接触层的局部剖面图。
65.图19是在图4示出的区域a、区域b、区域c形成第一导电接触层的局部剖面图。
66.图20是在图4示出的区域a、区域b、区域c形成第一凹槽的局部剖面图。
67.图21是在图4示出的区域a、区域b、区域c形成第二导电接触层的局部剖面图。
68.图22是在图4示出的区域a、区域b、区域c平坦化导电接触层的局部剖面图。
69.图23是在图4示出的区域a、区域b、区域c刻蚀导电接触层和位线结构的局部剖面图。
70.图24是在图4示出的区域a、区域b、区域c形成第二接触孔的局部剖面图。
71.图25是在图4示出的区域a、区域b、区域c形成第三导电接触层的局部剖面图。
72.附图标记：
73.10、基底；20、位线结构；201、第一位线结构；202、第二位线结构；21、位线导电层；22、保护层；23、隔离层；31、第一接触孔；32、第二接触孔；33、第一凹槽；40、导电接触层；41、第一导电接触层；411、第一间隙；42、第二导电接触层；43、第三导电接触层；50、电容接触插塞；51、第一导电块；52、第二导电块。
具体实施方式
74.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
75.在半导体的制程中，在相邻位线之间的电容接触孔内形成电容接触插塞，随着半导体尺寸的不断缩小，受到先前制程工艺的影响，位于晶圆不同区域的位线的高度可能不同，导致位于晶圆不同区域的电容接触孔的深宽比不同。在不同深宽比的电容接触孔中形成电容接触插塞对制程精度的要求高，制程条件出现偏差就可能导致形成的电容接触插塞不合格，影响半导体结构的良率和稳定性。并且，电容接触孔的间距越来越小、深宽比越来越大，受到高深宽比结构引起的边缘效应的影响，在电容接触孔中形成的电容接触插塞中容易出现填充空缺的问题，即在电容接触插塞中形成空隙。
76.本公开示例性实施例提供了一种半导体结构的制作方法及半导体结构，半导体结构的制作方法在第一接触孔中形成导电接触层后，刻蚀导电接触层和位线结构，将位于不同区域的位线结构刻蚀至同一水平高度，第一接触孔内被保留的导电接触层形成电容接触插塞，位于不同区域的电容接触插塞的高度相同，通过控制对不同结构的刻蚀选择比，控制第一接触孔的深度，以使位于不同区域的第一接触孔的深度相同，有效增大制程窗口，保证制程的稳定性及提升产品良率。
77.本公开示例性的实施例中提供了一种半导体结构的制作方法，图1示出了根据本公开一示例性的实施例提供的一种半导体结构的制作方法的流程图，图4-图10为本实施例的半导体结构的制作方法的各个阶段的示意图，下面结合图4-图10对本实施例的半导体结构的制作方法进行介绍。如图1所示，本实施例中的半导体结构的制作方法包括以下步骤：
78.步骤s110：提供基底。
79.如图4所示，基底10可以为半导体晶圆，半导体晶圆的材料可以包括硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；半导体晶圆的材料也可以是绝缘体上硅(soi)，绝缘体
上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。
80.基底10中可以设置有半导体器件。例如，基底10包括多个独立设置的有源区(图中未示出)以及设置在相邻的有源区之间的隔离结构(图中未示出)。基底10还包括多条独立设置的字线(图中未示出)，字线在有源区和隔离结构中延伸，每条字线和多个有源区相交。
81.为了方便后文对本实施例中的制作方法进行说明，在基底10上划分出了三个区域，即图4中示出的区域a、区域b和区域c。
82.步骤s120：在基底上形成彼此分立的多个位线结构，相邻的位线结构之间具有第一接触孔，基底上不同区域的位线结构的初始水平高度不同。
83.如图5所示，参照图4，在本实施例中，在基底10上形成彼此分立的多个位线结构20，可以通过以下步骤实现：
84.首先，参照图5，通过化学气相沉积工艺(chemical vapor deposition，cvd)、物理气相沉积工艺(physical vapor deposition，pvd)或原子层沉积工艺(atomic layer deposition，ald)中任一种沉积工艺沉积形成位线导电层21，位线导电层21覆盖基底10的顶面。位线导电层21的材料可以包括导电金属，例如可以包括掺杂多晶硅、金属钛(titanium)或其合金、金属钽(tantalum)或其合金、金属钨(tungsten)或其合金中的至少一种。
85.然后，通过上述任一种沉积工艺沉积形成保护层22，保护层22覆盖位线导电层21的顶面。保护层22的材料可以包括氧化硅、氮化硅、氮氧化硅等低k材料。
86.然后，在保护层22的顶面形成图案化的掩膜层(图中未示出)，根据图案化的掩膜层刻蚀去除部分保护层22和部分位线导电层21，被保留的保护层22和位线导电层21形成多个独立设置的条形结构。
87.接着，可以通过上文中提及的任意一种沉积工艺沉积形成隔离层23，隔离层23覆盖被保留的保护层22和顶面，还覆盖被保留的位线导电层21的侧壁。被保留的位线导电层21、保护层22以及隔离层23形成位线结构20。位线结构20在基底10的顶面上延伸，在本实施例中，位线结构20和延伸方向和字线的延伸方向垂直。
88.参照图5，在形成位线结构20的过程中，受到机台性能等影响，导致位于基底10的不同区域的位线结构20的初始水平高度不同。同时，相邻的位线结构20之间具有第一接触孔31，由于不同区域中的位线结构20的初始水平高度不同，因此，位于基底10的不同区域的第一接触孔31的初始水平高度也有可能不同，因此，从而导致位于基底10的不同区域的第一接触孔31的初始深宽比也不同。比如，图4中位于区域a的位线结构20、位于区域b的位线结构20和位于区域c的位线结构20具有不同的初始水平高度，位于区域a的第一接触孔31、位于区域b的第一接触孔31、位于区域c的第一接触孔31具有不同的初始水平高度和不同的初始深宽比不同。
89.步骤s130：形成导电接触层，导电接触层填充多个第一接触孔，并覆盖多个位线结构的表面。
90.如图6所示，参照图5，本实施例中形成的导电接触层40可以为单层结构或多层结构，导电接触层40填充多个第一接触孔31，并覆盖多个位线结构20的表面。其中，导电接触层40的材料可以包括掺杂半导体材料或者导电金属等导电材料。
91.由于多个位线结构20的初始水平高度不同，位于不同区域的导电接触层40的水平
高度也不同。比如，参照图6，位于区域b的导电接触层40的水平高度最高，位于区域c的导电接触层40的水平高度最低。
92.步骤s140：对导电接触层进行化学机械研磨，使导电接触层顶部平坦化。
93.本实施例中，参照图7，可以通过化学机械研磨(chemical mechanical polish，cmp)导电接触层40的顶面，将导电接触层40的顶面研磨至同一水平高度，以便后续在刻蚀工艺制程中，能够以相同速度刻蚀导电接触层40和位线结构20。比如，参照图7，位于区域a、区域b、区域c的导电接触层40具有相同的水平高度。
94.需要说明的是，在本实施例中，参照图7，对导电接触层40进行研磨处理后，导电接触层40的水平高度比多个位线结构20中初始水平高度最高的位线结构20高。
95.步骤s150：控制对导电接触层和对位线结构的刻蚀选择比相同，回刻导电接触层和位线结构，使基底上不同区域的位线结构在同一水平高度。
96.如图8所示，参照图7，可以通过干法工艺或湿法工艺刻蚀导电接触层40和多个位线结构20，刻蚀工艺对导电接触层40和对位线结构20的刻蚀选择比。也即，刻蚀工艺对导电接触层40以及隔离层23、保护层22的刻蚀选择比均相同，以将基底10上不同区域的位线结构20以及导电接触层40共同刻蚀至同一水平高度，以使基底10上不同区域的位线结构20具有相同的水平高度。参照图8，经过处理后，位于区域a、区域b、区域c的位线结构20的水平高度一致。
97.参照图8，第一接触孔31中被保留的导电接触层40形成电容接触插塞50，位于基底10上不同区域的电容接触插塞50具有相同的水平高度。
98.参照图4，多个位线结构20包括初始水平高度最低的第二位线结构202，第二位线结构202位于区域c。在本实施例中，参照图8，回刻导电接触层40和位线结构20的过程中，回刻导电接触层40和位线结构20至目标水平高度h1，目标水平高度h1和第二位线结构202的顶面平齐，或者，目标水平高度h1低于第二位线结构202的顶面。且目标水平高度h1高于第二位线结构202的位线导电层21，确保回刻后多个位线结构20位于同一水平高度，以保证每个位线结构20的位线导电层21的结构完整，确保半导体结构的结构和功能的完整性。
99.本实施例的制作方法，以相同的刻蚀选择比刻蚀位线结构和导电接触层，将基底上不同区域的位线结构刻蚀至相同水平高度，经过刻蚀后，被保留下来的导电接触层形成电容接触插塞，从而使得位于基底上不同区域的电容接触插塞具有相同的水平高度，确保了半导体结构具有高良率以及良好的稳定性。
100.根据一个示例性实施例，本实施例是对上述实施例的进一步说明，本实施例中的半导体结构的制作方法包括上述实施例中的全部步骤，另外，本实施例的半导体结构的制作方法，还包括以下步骤：
101.步骤s160：继续刻蚀位于第一接触孔内的导电接触层，以在多个第一接触孔内分别形成水平高度相同的第二接触孔，第一接触孔中被保留的导电接触层形成为第一导电块。
102.如图9所示，经过刻蚀处理后，在区域a、区域b、区域c具有相同水平高度的第二接触孔32。
103.参照图5、图8、图9，在多个第一接触孔31内分别形成水平高度相同的第二接触孔32的过程中，可以采用以下方式：
104.通过干法工艺或湿法工艺刻蚀导电接触层40，去除部分导电接触层40，以在第一接触孔31中形成第二接触孔32。其中，第一接触孔31内被保留的导电接触层40形成第一导电块51。
105.在本实施例中，第一导电块51的材料包括n型导电掺杂的半导体材料或p型导电掺杂的半导体材料，在选择第一导电块51的材料和基底10的材料时，要确保第一导电块51和基底10的半导体材料之间的接触电阻较小。示例性的，第一导电块51的材料可以包括掺杂的硅材料，比如，可以包括掺杂的单晶硅或掺杂的多晶硅。
106.步骤s170：在第一导电块的表面形成第二导电块，第二导电块填充第二接触孔，第一导电块和第二导电块形成电容接触插塞。
107.如图10所示，本实施例在区域a、区域b、区域c形成的电容接触插塞50具有相同的水平高度。
108.在第一导电块51的表面形成第二导电块52，可以采用以下实施方式：
109.如图10所示，参照图9，通过化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中任一种沉积工艺沉积导电材料，导电材料填充第二接触孔32并覆盖位线结构20的顶面。然后，回刻去除位于位线结构20的顶面上的导电材料，位于第二接触孔32中的导电材料形成第二导电块52，第二导电块52和第一导电块51共同形成电容接触插塞50。示例性的，第二导电块52的材料可以包括导电金属，比如，第二导电块52的材料可以包括金属钨或其合金、金属钛或其合金中的至少一种。
110.本实施例形成的半导体结构，电容接触插塞包括和基底直接接触的第一导电块以及和第一导电块的顶面接触的第二导电块，第二导电块由导电金属制成，第二导电块具有低电阻，降低了电容接触插塞的电阻，提高了半导体结构的电性能。第一导电块的材料包括掺杂半导体材料，第一导电块设置在第二导电块和基底之间，用于降低第二导电块和基底之间的接触电阻，进一步提高了半导体结构的电性能。此外，在继续回刻导电接触层40形成第一导电块51的过程中，第一导电块51往往倾向具有弧形的表面，其可以增加与第二导电块52的接触面积，提高导电性。
111.本公开示例性的实施例中提供了一种半导体结构的制作方法，图2示出了根据本公开一示例性的实施例提供的一种半导体结构的制作方法的流程图，图11-图17为本实施例的半导体结构的制作方法的各个阶段的示意图，下面结合图11-图17并参照图4、图5对本实施例的半导体结构的制作方法进行介绍。如图2所示，本实施例中的半导体结构的制作方法包括以下步骤：
112.步骤s210：提供基底。
113.步骤s220：在基底上形成彼此分立的多个位线结构，相邻的位线结构之间具有第一接触孔，基底上不同区域的位线结构的初始水平高度不同。
114.本实施例的步骤s210、步骤s220和上述实施例的步骤s110、步骤s120的实现方式相同，在此，不再赘述。
115.步骤s230：形成第一导电接触层，第一导电接触层填充多个第一接触孔，并覆盖多个位线结构的表面。
116.如图11所示，参照图5，通过化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中任一种沉积工艺沉积形成第一导电接触层41，第一导电接触层41填充第一接触孔
31，并覆盖多个位线结构20的表面。第一导电接触层41的材料包括掺杂的硅材料。
117.如图11所示，随着第一接触孔31的间距越来越小、深宽比越来越大，在第一接触孔31中填充形成电容接触插塞的材料时，容易出现细缝的问题，蚀刻形貌较难控制，且影响电性及产品良率，参照图5，在第一接触孔31中形成第一导电接触层41的过程中，第一导电接触层41中会出现没有被填充到的区域，即未填充的第一间隙411。
118.步骤s240：回刻第一导电接触层。
119.如图12所示，参照图11，回刻第一导电接触层41，去除位于位线结构20的顶面上的第一导电接触层41，并去除位于第一接触孔31中的部分第一导电接触层41，暴露出第一间隙411。
120.步骤s250：在第一导电接触层表面形成第二导电接触层，第二导电接触层填充剩余的第一接触孔，并覆盖多个位线结构的表面。
121.如图13所示，参照图11、图12，通过化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中任一种沉积工艺沉积形成第二导电接触层42，第二导电接触层42填充原先的第一间隙411，以及第一接触孔31中未被填充的其余部分，并覆盖多个位线结构20的表面。第二导电接触层42的材料包括掺杂的硅材料，第二导电接触层42中硅材料的掺杂浓度和第一导电接触层41中硅材料的掺杂浓度相同或不同。
122.如图13所示，第一导电接触层41和第二导电接触层42共同形成导电接触层40，导电接触层40填充第一接触孔31(参照图5)并覆盖位线结构20的表面。
123.由于基底10上不同区域的位线结构20的初始水平高度，导致位于不同区域的第二导电接触层42的水平高度不同，比如，参照图13，位于区域b的第二导电接触层42的水平高度最高，位于区域c的第二导电接触层42的水平高度最低。
124.步骤s260：对第二导电接触层进行化学机械研磨，使第二导电接触层顶部平坦化。
125.如图14所示，通过化学机械研磨第二导电接触层42的顶面，将第二导电接触层42的顶面研磨成平面，以使位于区域a、区域b、区域c的第二导电接触层42的顶面平齐，以便后续以相同速度刻蚀导电接触层20和位线结构。
126.步骤s270：控制对导电接触层和对位线结构的刻蚀选择比相同，回刻导电接触层和位线结构，使基底上不同区域的位线结构在同一水平高度。
127.如图5所示，多个位线结构20包括相对位于初始水平高度最高的第一位线结构201，以及相对位于初始水平高度最低的第二位线结构202，第一位线结构201位于区域b，第二位线结构202位于区域c。在本实施例中，回刻导电接触层40和位线结构20，包括：
128.首先，如图15所示，参照图14，刻蚀导电接触层40，暴露第一位线结构201后停止刻蚀。例如，可以通过刻蚀终点检测法刻蚀导电接触层40，去除位于第一位线结构201的顶面以上的第二导电接触层42。
129.然后，如图15所示，参照图14，调整刻蚀条件，以使对导电接触层40和对位线结构20的刻蚀选择比相同，刻蚀导电接触层40和位线结构20，至暴露第二位线结构202。在本步骤中，刻蚀工艺对第二导电接触层42、隔离层23、保护层22具有相同的刻蚀选择比，通过刻蚀终点检测法刻蚀去除位于第二位线结构202的顶面以上的第一导电接触层41、第二导电接触层42以及每个位线结构20的部分结构。以将位于基底10上不同区域的位线结构20刻蚀至同一水平高度，参照图15，以及参照图5，经过处理后，位于区域a和位于区域b的位线结构
20的水平高度和第二位线结构202的水平高度相同，位于第一接触孔31中的导电接触层40也具有相同的水平高度。
130.步骤s280：继续刻蚀位于第一接触孔内的导电接触层，以在多个第一接触孔内分别形成水平高度相同的第二接触孔，第一接触孔中被保留的导电接触层形成为第一导电块。
131.在本实施例中，如图16所示，在多个第一接触孔31(参照图5)内分别形成水平高度相同的第二接触孔32，可以采用以下实施方式：
132.如图16所示，参照图15，通过干法工艺或湿法工艺刻蚀每个第一接触孔31(参照图5)中的导电接触层40，去除部分第一导电接触层41以及部分第二导电接触层42，保留位于导电接触层40的两侧的位线结构20的部分侧壁。刻蚀完成后，被保留的第一导电接触层41和第二导电接触层42共同形成第一导电块51。第一导电块51的顶面和位线结构20暴露出的侧壁形成第二接触孔32。
133.在本实施例中，如图16所示，以垂直于基底10且垂直于位线结构20的延伸方向的平面为纵截面(如图16的截面为纵截面)，控制刻蚀条件，以使在纵截面上，刻蚀导电接触层40的中心的速率大于刻蚀导电接触层40的边缘的速率，以使形成的第一导电块51的顶面的中心低于第一导电块51的顶面的边缘，以使后续形成的第二导电块52(参照图17)和第一导电块51的接触面积更大，形成的电容接触插塞50的导电性更好。
134.步骤s290：在第一导电块的表面形成第二导电块，第二导电块填充第二接触孔，第一导电块和第二导电块形成电容接触插塞。
135.本实施例的步骤s290和上述实施例的步骤s170的实现方式相同，在此，不再赘述。如图17所示，第二导电块52和第一导电块51的顶面接触连接，第二导电块52和第一导电块51的接触面积大，能够减小第二导电块52和第一导电块51之间的接触电阻。
136.本实施例的半导体结构的制作方法，导电接触层包括两层结构，分别为第一导电接触层和第二导电接触层，形成第一导电接触层后，回刻第一导电接触层暴露出第一导电接触层在第一接触孔中形成的第一间隙，以使形成的电容接触插塞中没有未被填充的间隙或减小未被填充的间隙，半导体结构的电性能良好，具有高良率以及良好的稳定性。
137.本公开示例性的实施例中提供了一种半导体结构的制作方法，图3示出了根据本公开一示例性的实施例提供的一种半导体结构的制作方法的流程图，图18-图25为本实施例的半导体结构的制作方法的各个阶段的示意图，下面结合图18-图25并参照图4、图5对本实施例的半导体结构的制作方法进行介绍。如图3所示，本实施例中的半导体结构的制作方法包括以下步骤：
138.步骤s310：提供基底。
139.步骤s320：在基底上形成彼此分立的多个位线结构，相邻的位线结构之间具有第一接触孔，基底上不同区域的位线结构的初始水平高度不同。
140.本实施例的步骤s310、步骤s320和上述实施例的步骤s210、步骤s220的实现方式相同，在此，不再赘述。
141.步骤s330：形成第三导电接触层。
142.如图18所示，参照图5，通过化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中任一种沉积工艺沉积形成第三导电接触层43，第三导电接触层43覆盖第一接触孔31
的孔壁，并覆盖多个位线结构20的表面。第三导电接触层43的材料包括掺杂的硅材料，第三导电接触层43的材料中掺杂有第二掺杂元素。
143.步骤s340：形成第一导电接触层，第一导电接触层填充多个第一接触孔，并覆盖第三导电接触层的表面。
144.如图19所示，参照图5、图18，通过上述任一种沉积工艺沉积形成第一导电接触层41，第一导电接触层41覆盖第三导电接触层43的表面并填充第一接触孔31，第一导电接触层41在第一接触孔31中形成未被填充的第一间隙411。
145.第一导电接触层41的材料中掺杂有第一掺杂元素，第三导电接触层43的材料中掺杂有第二掺杂元素，第一导电接触层41中第一掺杂元素的掺杂浓度大于第三导电接触层43中第二掺杂元素的掺杂浓度。
146.步骤s350：回刻第一导电接触层以及第三导电接触层。
147.在本实施例中，如图20所示，参照图19，回刻第一导电接触层41以及第三导电接触层43，包括：
148.通过干法工艺或湿法工艺刻蚀第一导电接触层41以及第三导电接触层43，由于第一导电接触层41中第一掺杂元素的掺杂浓度大于第三导电接触层43中第二掺杂元素的掺杂浓度，刻蚀工艺对第一导电接触层41相对于对第三导电接触层43的刻蚀选择比大于1，进一步地，可以大于等于3，例如为3、5、8、10。刻蚀去除部分第一导电接触层41以及第三导电接触层43，暴露出第一间隙411。然后，基于被暴露出的第一间隙411继续刻蚀第一导电接触层41以及第三导电接触层43，在第一接触孔31中形成第一凹槽33，第一凹槽33的槽口在基底10上的投影，覆盖第一凹槽33的底壁在基底10上的投影。本公开实施例中通过沉积两次不同浓度的第一导电接触层41和第三导电接触层43，利用蚀刻选择比，能够获得深“v”形貌，从而利于后续再次第二导电接触层42，以有效地改善或预防缝隙的出现。
149.步骤s360：在第一导电接触层表面形成第二导电接触层，第二导电接触层填充剩余的第一接触孔，并覆盖多个位线结构的表面。
150.本实施例的步骤s360和上述实施例中的步骤s250的实施方式相同，在此不再赘述。
151.如图21所示，第一导电接触层41、第二导电接触层42和第三导电接触层43共同形成导电接触层40。
152.步骤s370：对导电接触层进行化学机械研磨，使导电接触层顶部平坦化。
153.步骤s380：控制对导电接触层和对位线结构的刻蚀选择比相同，回刻导电接触层和位线结构，使基底上不同区域的位线结构在同一水平高度。
154.如图22、图23所示，本实施例的步骤s370、步骤s380和上述实施例中的步骤s260、步骤s270的实施方式相同，在此不再赘述。
155.步骤s390：继续刻蚀位于第一接触孔内的导电接触层，以在多个第一接触孔内分别形成水平高度相同的第二接触孔，第一接触孔中被保留的导电接触层形成为第一导电块。
156.在本实施例中，如图24所示，参照图23，通过控制刻蚀工艺对第二导电接触层42、第一导电接触层41、第三导电接触层43的刻蚀速率，以使在刻蚀导电接触层40的过程中，在纵截面(如图24示出的截面为纵截面)上，沿第一接触孔31(参照图5)的槽壁到中心的方向，
刻蚀导电接触层40的速率逐渐增大，以使在第一接触孔31中形成的第二接触孔32的过程中，第二接触孔32在纵截面上的投影为u型。
157.如图24所示，参照图5，刻蚀处理后，第一接触孔31中被保留的导电接触层40形成为第一导电块51，沿第一接触孔31的槽壁到中心，第一导电块51包括依次设置的第三导电接触层43、第一导电接触层41和第二导电接触层42。
158.步骤s400：在第一导电块的表面形成第二导电块，第二导电块填充第二接触孔，第一导电块和第二导电块形成电容接触插塞。
159.如图25所示，第二导电块52和第一导电块51的顶面接触连接，第一导电块51的顶面的为u型，第二导电块52和第一导电块51的接触面积达到最大，第一导电块51和第二导电块52之间的接触电阻最小，电容接触插塞50的电性能更好。
160.第一接触孔31的深宽比越大，在第一接触孔31中填充形成电容接触插塞的材料形成的第一间隙411越难被去除，影响电性及产品良率。本实施例的制作方法适用于处理深宽比更大的第一接触孔，通过控制第一导电接触层和第三导电接触层中掺杂元素的掺杂浓度，以使第一导电接触层的掺杂浓度大于第三导电接触层的掺杂浓度，在刻蚀第一导电接触层和第三导电接触层的过程中，刻蚀第一导电接触层的速度大于刻蚀第三导电接触层的速度，以将第一导电接触层中未填充的间隙刻蚀成上宽下窄的第一凹槽，确保后续形成的第二导电接触层和第一导电接触层、第三导电接触层能够将第一接触孔填充满，形成的电容接触插塞中不存在未被填充的间隙，确保电容接触插塞具有良好的电性能。
161.本公开示例性的实施例中提供了一种半导体结构，本公开实施例的半导体结构由上述实施例的半导体结构的制作方法制作而成。如图8、图10、图17或图25所示，参照图4、图5，半导体结构包括：基底10、多个位线结构20、多个第一接触孔31以及多个电容接触插塞50。多个位线结构20独立设置在基底10上，多个位线结构20的水平高度相同。每个第一接触孔31位于相邻的两个位线结构20之间，多个电容接触插塞50对应设置在多个第一接触孔31中，多个电容接触插塞50的水平高度相同。
162.在本实施例中，参照图4，基底10包括区域a、区域b和区域c三个区域，参照图10、图17或图25中所示，位于基底10的区域a、区域b、区域c的位线结构20具有相同的水平高度，位于区域a、区域b、区域c的第一接触孔31的水平高度也相同。
163.其中，基底10可以为半导体晶圆，半导体晶圆的材料可以包括硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；半导体晶圆的材料也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物。
164.基底10中可以设置有半导体器件。例如，基底10包括多个独立设置的有源区以及设置在相邻的有源区之间的隔离结构。基底还包括多条独立设置的字线，字线在有源区和隔离结构中延伸，每条字线和多个有源区相交。
165.如图8、图10、图17或图25所示，位线结构20在基底10的顶面上延伸，位线结构20的延伸方向和字线的延伸方向垂直。
166.在一些实施例中，如图10、图17或图25所示，电容接触插塞50包括第一导电块51以及设置在第一导电块51上的第二导电块52。第一导电块51填充于第一接触孔31的部分空间内，参照图9、图16或图24所示，第一接触孔31中剩余的空间形成为第二接触孔32，分别位于多个第一接触孔31中的多个第二接触孔32水平高度相同。第二导电块52覆盖第一导电块51
的表面，并填充第二接触孔32。
167.在本实施例中，参照图9、图16或图24，位于区域a、区域b、区域c的第二接触孔32的槽深相同，参照图10、图17或图25，位于区域a、区域b、区域c的第二导电块52也均具有相同的水平高度。
168.其中，第一导电块51的材料包括n型导电掺杂的半导体材料或p型导电掺杂的半导体材料。为了确保第一导电块51和基底10的接触电阻较小，在本实施例中，第一导电块51的材料可以包括掺杂的硅材料，比如，可以包括掺杂的单晶硅或掺杂的多晶硅。
169.第二导电块52的材料可以包括导电金属，比如，第二导电块52的材料可以包括金属钨或其合金、金属钛或其合金中的至少一种。
170.本实施例的半导体结构，第一导电块51设置在第二导电块52和基底10之间，用于降低第二导电块52和基底10之间的接触电阻，进一步提高了半导体结构的电性能。
171.在一些实施例中，如图17所示，参照图5，第一导电块51包括第一导电接触层41和第二导电接触层42，第一导电接触层41填充于第一接触孔31内，覆盖第一导电接触层41的表面。
172.在一些实施例中，如图25所示，参照图5，第一导电块51还包括第三导电接触层43，第三导电接触层43设置在第一导电接触层41和位线结构20之间。在本实施例中，以垂直于基底10且垂直于位线结构20的延伸方向的平面为纵截面(如图25示出的截面为纵截面)，在纵截面上，沿第一接触孔31的槽壁到中心，第一导电块51包括依次设置的第三导电接触层43、第一导电接触层41以及第二导电接触层42。
173.其中，第一导电接触层41的材料中掺杂有第一掺杂元素，第三导电接触层43的材料中掺杂有第二掺杂元素，第一导电接触层41中第一掺杂元素的掺杂浓度大于第三导电接触层43中第二掺杂元素的掺杂浓度。
174.在一些实施例中，如图10、图17或图25所示，在纵截面上，第一导电块51的顶面的边缘的水平高度比第一导电块51的顶面的中心的水平高度高，第一导电块51的顶面面积更大，第一导电块51和第二导电块52的接触面积更大，有利于进一步降低第一导电块51和第二导电块52的接触电阻，提高电容接触插塞50的电性能。
175.在一些实施例中，如图10、图17或图25所示，第一导电块51的顶面在纵截面上形成的投影为u型，第一导电块51和第二导电块52的接触面积达到最大，第一导电块51和第二导电块52的接触电阻最小。且在本实施例中，第二导电块52和第一导电块51的顶面贴合的更好，半导体结构的良率和稳定性更好。
176.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
177.在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
178.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
179.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
180.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
181.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
182.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。