用于场效应晶体管的控制栅极结构的制作方法

1.本公开大体上涉及集成电路，且特定来说，在一或多个实施例中，本公开涉及用于场效应晶体管的控制栅极结构。


背景技术：

2.集成电路装置遍历广泛范围的电子装置。一种特定类型包含存储器装置，通常简称为存储器。存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，其包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)及快闪存储器。
3.快闪存储器已发展成为用于广泛范围的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)进行编程(其通常称为写入)或其它物理现象(例如，相变或极化)引起的存储器单元的阈值电压(vt)的变化确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、器械、交通工具、无线装置、移动电话及可卸除存储器模块，并且非易失性存储器的用途持续扩大。
4.nand快闪存储器是快闪存储器装置的常见类型，称为nand快闪存储器的原因是布置基本存储器单元配置的逻辑形式。通常，用于nand快闪存储器的存储器单元的阵列经布置使得所述阵列的一行的每一存储器单元的控制栅极连接在一起以形成例如字线的存取线。阵列的列包含在一对选择门(例如，源极选择晶体管及漏极选择晶体管)之间串联连接在一起的存储器单元的串(通常称为nand串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元的串与源极之间及/或在存储器单元的串与数据线之间使用一个以上选择门的变型是已知的。
5.集成电路装置的场效应晶体管通常由不同材料的多个层形成，例如电介质、半导体及/或导电材料。这些晶体管通常利用掺杂剂杂质来赋予半导体材料导电性以用于晶体管的控制栅极。随着特征大小及层厚度的减小，对掺杂剂杂质的扩散的控制可能变得更加关键。
附图说明
6.图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。
7.图2a到2c是可用于参考图1描述的类型的存储器中的存储器单元阵列的部分示意图。
8.图3a到3j是根据实施例的场效应晶体管在各种制造阶段的横截面图。
9.图4a到4c是描绘根据其它实施例的控制栅极结构的横截面图。
10.图5是描绘根据实施例的数据路径的框图。
11.图6a到6f是如在可包含具有根据实施例的控制栅极结构的晶体管的集成电路装
置的数据路径中可能发现的各种电路元件的示意图。
具体实施方式
12.在以下详细描述中，参考形成其一部分的附图，并且在附图中通过说明的方式展示特定实施例。在图式中，相似参考数字贯穿若干视图描述大体上类似的组件。在不脱离本公开的范围的情况下，可利用其它实施例，并且可进行结构、逻辑及电改变。因此，以下详细描述不具限制性。
13.本文使用的术语“半导体”可指例如材料层、晶片或衬底，并且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层，以及所属领域的技术人员已知的其它半导体结构。此外，在下文描述中参考半导体时，先前工艺步骤可能已经被用来在基底半导体结构中形成区/结，并且术语半导体可包含含有此区/结的下伏层。
14.除非从上下文显而易见，否则本文所使用的术语“导电(conductive)”及其各种相关形式(例如，传导、导电地、传导的、导电(conduction)、导电性等)是指电传导的。类似地，除非从上下文中显而易见，否则本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如，连接、连接的、连接(connection)等)是指电连接。
15.在本文中应认识到，即使值可被预期为相等的，但工业处理及操作的可变性及准确度也可能导致与其预期值的差异。这些可变性及准确度通常将取决于集成电路装置制造及操作中利用的技术。因而，如果值被预期为相等的，那么无论其结果值如何，所述值都被视为相等。
16.图1是根据实施例的呈存储器(例如，存储器装置)100的形式的第一设备的简化框图，所述第一设备与作为呈电子系统的形式的第三设备的部分的呈处理器130的形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数字照相机、数字媒体播放器、数字记录器、游戏、器械、交通工具、无线装置、移动电话及类似者。处理器130(例如，在存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
17.存储器装置100包含在逻辑上布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(通常称为位线)。单个存取线可能与存储器单元的一个以上逻辑行相关联，且单个数据线可能与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个目标数据状态中的一者。
18.提供行解码电路系统108及列解码电路系统110以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路系统112，以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路系统112及行解码电路系统108及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112及控制逻辑116通信以锁存传入命令。
19.控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[其可能包含读取操作及验证操作]、编程
操作及/或擦除操作)。控制逻辑116与行解码电路系统108及列解码电路系统110通信以响应于地址而控制行解码电路系统108及列解码电路系统110。
[0020]
控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118如控制逻辑116指示那样锁存传入或传出的数据，以在存储器单元阵列104分别忙于写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器118传递到数据寄存器120以转移到存储器单元阵列104；接着，可将新数据从i/o控制电路系统112锁存在高速缓存寄存器118中。在读取操作期间，可将数据从高速缓存寄存器118传递到i/o控制电路系统112以输出到外部处理器130；接着，可将新数据从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118及/或数据寄存器120可形成存储器装置100的页面缓冲器(例如，可形成其一部分)。页面缓冲器可进一步包含感测装置(图1中未展示)，以例如通过感测连接到存储器单元阵列104中的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与i/o控制电路系统112及控制逻辑116通信，以锁存状态信息用于输出到处理器130。i/o控制电路系统112及/或存储器100的其它电路系统可包含具有根据一或多个实施例的结构的晶体管(图1中未展示)。
[0021]
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包含芯片启用ce#、命令锁存器启用cle、地址锁存器启用ale、写入启用we#、读取启用re#及写入保护wp#。取决于存储器装置100的性质，可通过控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100通过多路复用输入/输出(i/o)总线134从处理器130接收命令信号(其代表命令)、地址信号(其代表地址)及数据信号(其代表数据)，并通过i/o总线134将数据输出到处理器130。
[0022]
举例来说，命令可在i/o控制电路系统112处通过i/o总线134的输入/输出(i/o)引脚[7:0]接收，且接着可写入到命令寄存器124中。地址可在i/o控制电路系统112处通过i/o总线134的输入/输出(i/o)引脚[7:0]接收，且接着可写入到地址寄存器114中。数据可通过用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]在i/o控制电路系统112处接收，且接着可写入到高速缓存寄存器118中。随后，可将数据写入到数据寄存器120中用于对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓存寄存器118，并且可将数据直接写入到数据寄存器120中。数据还可通过用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]输出。尽管可参考i/o引脚，但其可包含通过外部装置(例如，处理器130)提供与存储器装置100的电连接的任何导电节点，例如通常使用的导电垫或导电凸块。
[0023]
所属领域的技术人员将了解，可提供额外电路系统及信号，并且已经简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可能不一定分隔成集成电路装置的相异组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上的块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图1单个块组件的功能性。
[0024]
替代地，尽管根据用于接收及输出各种信号的通用约定描述特定i/o引脚，但应注意，在各种实施例中可使用其它组合或数目的i/o引脚(或其它i/o节点结构)。
[0025]
图2a是例如nand存储器阵列的存储器单元200a的阵列的一部分的示意图，其可在参考图1描述的类型的存储器中使用，例如作为存储器单元阵列104的一部分。存储器阵列
200a包含例如字线2020到202n的存取线以及例如位线2040到204m的数据线。字线202可以多对一关系连接到图2a中未展示的全局存取线(例如，全局字线)。针对一些实施例，存储器阵列200a可形成在半导体上方，所述半导体例如可经导电地掺杂以具有导电性类型，例如p型导电性，例如以形成p阱，或n型导电性，例如以形成n阱。
[0026]
存储器阵列200a可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含一串串联连接的存储器单元(例如，非易失性存储器单元)，例如nand串2060到206m中的一者。每一nand串206可连接(例如，选择性地连接)到共源极(src)216，并且可包含存储器单元2080到208n。存储器单元208可代表用于数据存储的非易失性存储器单元。每一nand串206的存储器单元208可串联连接在选择门210(例如，场效应晶体管)(例如选择门2100到210m中的一者(例如，其可为源极选择晶体管，通常称为选择门源极))与选择门212(例如，场效应晶体管)(例如选择门2120到212m中的一者(例如，其可为漏极选择晶体管，通常称为选择门漏极))之间。选择门2100到210m可共同连接到选择线214，例如源极选择线(sgs)，并且选择门2120到212m可共同连接到选择线215，例如漏极选择线(sgd)。尽管被描绘为传统场效应晶体管，但选择门210及212可利用类似于存储器单元208的结构(例如，与之相同)。选择门210及212可代表串联连接的多个选择门，其中每一选择门串联配置以接收相同或独立控制信号。
[0027]
每一选择门210的源极可连接到共源极216。每一选择门210的漏极可连接到对应nand串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每一选择门210可经配置以将对应nand串206选择性地连接到共源极216。每一选择门210的控制栅极可连接到选择线214。
[0028]
每一选择门212的漏极可连接到用于对应nand串206的位线204。举例来说，选择门2120的漏极可连接到用于对应nand串2060的位线2040。每一选择门212的源极可连接到对应nand串206的存储器单元208n。举例来说，选择门2120的源极可连接到对应的nand串2060的存储器单元208n。因此，每一选择门212可经配置以将对应nand串206选择性地连接到对应位线204。每一选择门212的控制栅极可连接到选择线215。
[0029]
图2a中的存储器阵列可为准二维存储器阵列，并且可具有大体上平面结构，例如，其中共源极216、nand串206及位线204在大体上平行平面中延伸。替代地，图2a中的存储器阵列可为三维存储器阵列，例如，其中nand串206可大体上垂直于含有共源极216的平面及含有位线204的平面延伸，位线204可大体上平行于含有共源极216的平面。
[0030]
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如，浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)及控制栅极236，如图2a中所展示。数据存储结构234可包含导电及电介质结构，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有经定义源极/漏极(例如，源极)230及经定义源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(并且在一些情况下形成)字线202。
[0031]
存储器单元208的列可为选择性地连接到给定位线204的nand串206或多个nand串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可但无需包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行通常可被分成存储器单元208的物理页面的一或多个群组，并且存储器单元208的物理页面通常
包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202n并且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页面，而共同连接到字线202n并且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页面。尽管在图2a中未明确描绘位线2043到2045，但从所述图显而易见的是，存储器单元200a的阵列的位线204可从位线2040到位线204m连续地编号。共同连接到给定字线202的存储器单元208的其它分组也可定义存储器单元208的物理页面。针对某些存储器装置，共同连接到给定字线的所有存储器单元可被认为是存储器单元的物理页面。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页面的部分(其在某些实施例中仍可为整行)(例如，存储器单元的上或下页面)可被视为存储器单元的逻辑页面。存储器单元的块可包含经配置以一起擦除的那些存储器单元，例如连接到字线2020到202n的所有存储器单元(例如，共享公共字线202的所有nand串206)。除非明确区分，否则本文中对存储器单元的页面的参考是指存储器单元的逻辑页面的存储器单元。
[0032]
尽管结合nand快闪论述图2a的实例，但本文描述的实施例及概念不限于特定阵列架构或结构，并且可包含其它结构(例如，sonos或经配置以存储电荷的其它数据存储结构)及其它架构(例如，and阵列、nor阵列等)。
[0033]
图2b是存储器单元200b的阵列的一部分的另一示意图，其可在参考图1描述的类型的存储器中使用，例如，作为存储器单元阵列104的一部分。图2b中的相似编号元件对应于如关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并入竖直结构，其可包含半导体柱，其中柱的一部分可用作nand串206的存储器单元的沟道区。nand串206可各自通过选择门晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)选择性地连接到位线2040到204m，并且通过选择门晶体管212(例如，其可为源极选择晶体管，通常称为选择门源极)到共源极216。多个nand串206可选择性地连接到同一位线204。nand串206的子集可通过偏置选择线2150到215k以选择性地激活各自在nand串206与位线204之间的特定选择晶体管212而连接到其相应位线204。可通过偏置选择线214来激活选择晶体管210。每一字线202可连接到存储器阵列200b的存储器单元的多个行。通过特定字线202共同彼此连接的存储器单元的行可统称为层面。
[0034]
三维nand存储器阵列200b可形成在外围电路系统226上方。外围电路系统226可代表用于存取存储器阵列200b的各种电路系统。外围电路系统226可包含互补电路元件。举例来说，外围电路系统226可包含在同一半导体衬底上形成的n沟道及p沟道晶体管，即，通常被称为cmos或互补金属氧化物半导体的工艺。尽管由于集成电路制造及设计上的进步，cmos经常不再利用严格的金属氧化物半导体构造，但为方便起见，仍保留cmos名称。
[0035]
图2c是存储器单元阵列200c的一部分的另一示意图，其可在参考图1描述的类型的存储器中使用，例如，作为存储器单元阵列104的一部分。图2c中的相似编号元件对应于如关于图2a提供的描述。存储器单元阵列200c可包含串联连接的存储器单元串(例如，nand串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如在图2a中所描绘。举例来说，存储器单元阵列200a的一部分可为存储器单元阵列200c的一部分。图2c描绘将nand串206分组为存储器单元块
250，例如，存储器单元块2500到250
l
。存储器单元块250可为可在单个擦除操作中一起擦除的存储器单元208的分组，有时称为擦除块。每一存储器单元块250可表示通常与单个选择线215(例如，选择线2150)相关联的那些nand串206。针对存储器单元块2500的源极216可为与针对存储器单元块250
l
的源极216相同的源极。举例来说，每一存储器单元块2500到250
l
可共同选择性地连接到源极216。一个存储器单元块250的存取线202及选择线214及215可不与存储器单元块2500到250
l
的任何其它存储器单元块的存取线202及选择线214及215直接连接。
[0036]
数据线2040到204m可连接(例如，选择性地连接)到缓冲器部分240，缓冲器部分240可为存储器的数据缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250
l
的组)。缓冲器部分240可包含用于感测在相应数据线204上指示的数据值的感测电路(图2c中未展示)。
[0037]
图3a到3j是根据实施例的场效应晶体管在各种制造阶段的横截面图。在图3a中，电介质362可上覆于半导体360(例如，在半导体360上)形成。半导体360可含有单晶硅或其它半导体材料。半导体360可具有导电性类型，例如p型导电性。电介质362通常可由一或多种电介质材料形成。举例来说，电介质362可包括氧化物(例如，二氧化硅(sio2))，由其组成或基本上由其组成，及/或可包括高k电介质材料，由其组成或基本上由其组成，例如氧化铝(alo
x
)、氧化铪(hfo
x
)、铪铝氧化物(hfalo
x
)、铪硅氧化物(hfsio
x
)、氧化镧(lao
x
)、氧化钽(tao
x
)、氧化锆(zro
x
)、锆铝氧化物(zralo
x
)、氧化钇(y2o3)等，以及任何其它电介质材料。作为一个实例，电介质362可为通过底层含硅半导体360与氧气的反应形成的热氧化物，举例来说，氧气可包含含有o2或o3的大气。电介质362可对应于未来晶体管的栅极电介质。
[0038]
在图3b中，第一含多晶硅材料3640的第一例子可上覆于电介质362(例如，在电介质362上)形成。第一含多晶硅材料可含有多晶硅，通常称为多晶硅(polysilicon)。第一含多晶硅材料可进一步基本上由多晶硅(polysilicon)组成。在这方面，第一含多晶硅材料可含有除硅之外的微量元素，或小于0.1原子百分比(《0.1at％)的每一此类微量元素，其中此类微量元素的总浓度小于1at％。举例来说，可使用化学气相沉积(cvd)、低压cvd(lpcvd)、物理气相沉积(pvd)或原子层沉积(ald)形成第一含多晶硅材料。多晶材料通常含有许多具有结晶结构的材料颗粒，例如晶粒，其中个别颗粒可相对于彼此随机定向。
[0039]
在图3c中，第二含多晶硅材料3660的第一例子可上覆于第一含多晶硅材料3640的第一例子(例如，在第一含多晶硅材料3640的第一例子上)形成。第二含多晶硅材料3660的第一例子可紧邻第一含多晶硅材料3640的第一例子(例如，与之接触)。第二含多晶硅材料可能含有多晶硅-锗或多晶硅-锗-碳。第二含多晶硅材料的晶粒通常可由化学式si
x
ge
ycz
表示，其中x y z＝1、0.05《＝y《＝0.30，且0《＝z《＝0.10。第二含多晶硅材料可进一步基本上由多晶硅-锗或多晶硅-锗-碳组成。在此方面，第二含多晶硅材料可含有除硅、锗及碳之外的微量元素，或小于0.1原子百分比(《0.1at％)的每一此元素，其中此类微量元素的总浓度小于1at％。举例来说，可使用化学气相沉积(cvd)、低压cvd(lpcvd)、物理气相沉积(pvd)或原子层沉积(ald)形成第二含多晶硅材料。第二含多晶硅材料的颗粒可具有与第一含多晶硅材料的颗粒相同的结晶结构，例如金刚石晶格结构。
[0040]
在图3d中，第一含多晶硅材料3641的第二例子可上覆于第二含多晶硅材料3660的第一例子(例如，在第二含多晶硅材料3660的第一例子上)形成。第一含多晶硅材料3641的第
二例子可紧邻第二含多晶硅材料3660的第一例子(例如，与之接触)。在图3e中，第二含多晶硅材料3661的第二例子可上覆于第一含多晶硅材料3641的第二例子(例如，在第一含多晶硅材料3641的第二例子上)形成。第二含多晶硅材料3661的第二例子可紧邻第一含多晶硅材料3641的第二例子(例如，与之接触)。在图3f中，第一含多晶硅材料3642的第三例子可上覆于第二含多晶硅材料3661的第二例子(例如，在第二含多晶硅材料3661的第二例子上)形成。第一含多晶硅材料3642的第三例子可紧邻第二含多晶硅材料3661的第二例子(例如，与之接触)。第一含多晶硅材料与第二含多晶硅材料的交替例子可统称为未来晶体管的控制栅极结构。
[0041]
在图3g中，控制栅极结构可导电地掺杂有硼或其它掺杂剂杂质。出于本文的目的，掺杂剂杂质是添加到控制栅极结构中以向第一及第二含多晶硅材料的例子赋予体导电性的离子、元素或分子，或离子、元素及/或分子的某一组合。如由箭头368概念性地描绘，此掺杂可涉及硼离子从含硼分子(例如，bf2、bf3、b2h6)的解离的加速。此类掺杂工艺的实例可包含等离子体掺杂(plad)及/或束线植入。退火工艺可用于在控制栅极结构内扩散植入的硼。在仅由多晶硅(polysilicon)形成的现有技术控制栅极结构中，由于此退火而导致的硼扩散，以及由于来自针对其它电路组件的后续处理的热预算而导致的额外扩散，可延伸到电介质362中及/或穿过电介质362。相比之下，与仅由多晶硅(polysilicon)形成的控制栅极结构相比，另外含有锗或锗及碳的第二含多晶硅材料的实例可促进减少硼到电介质362中及/或穿过电介质362的扩散。由于通常较薄的栅极电介质(其可为或更小)，硼穿透电介质362，且因此进入晶体管的沟道区被认为是对低压晶体管的缩放的显著限制。
[0042]
在图3h中，电介质盖370可上覆于第一含多晶硅材料3642的第三例子(例如在第一含多晶硅材料3642的第三例子上)形成。电介质盖370通常可由一或多种电介质材料形成。作为一个实例，电介质盖370可为氮化硅(sin)。图案化掩模372可上覆于电介质盖370(例如，在电介质盖370上)形成。图案化掩模372可定义电介质盖370、第一及第二含多晶硅材料364及366的例子以及电介质362的将被移除以定义未来晶体管的栅极堆叠的部分。
[0043]
在集成电路制造中，通常使用光刻工艺来定义所需图案。在光刻工艺中，可在过程中装置的表面上形成光致抗蚀剂层。光致抗蚀剂层可含有光敏聚合物，其易移除性在暴露于光或其它电磁辐射时更改。为定义图案，可将光致抗蚀剂层选择性地暴露于辐射，且接着对其进行显影以曝光底层的部分。在正抗蚀剂系统中，光致抗蚀剂层中暴露于辐射的部分被光溶解并且光刻掩模经设计以阻挡来自光致抗蚀剂层中在显影后保留的那些部分的辐射以定义图案化掩模。在负抗蚀剂系统中，光致抗蚀剂层中暴露于辐射的部分被光聚合并且光刻掩模经设计以阻挡来自光致抗蚀剂层中在显影后移除的那些部分的辐射以定义图案化掩模。
[0044]
在图3i中，移除电介质盖370、第一及第二含多晶硅材料364及366的例子以及电介质362的暴露部分，其可定义未来晶体管的控制栅极374。在图3j中，电介质间隔片376可形成在控制栅极374的侧壁上，且源极/漏极区3780及3781可形成在半导体360中，以定义晶体管380。电介质间隔片376通常可由一或多种电介质材料形成。作为一个实例，电介质间隔片376可为氮化硅(sin)。对于n型场效应晶体管(nfet)，源极/漏极区378可具有n型导电性，而半导体360可具有p型导电性。对于p型场效应晶体管(pfet)，源极/漏极区378及半导体360可各自具有p型导电性。一般来说，对于增强模式装置，源极/漏极区378及半导体360可具有
不同(例如，相反)的导电性类型，而对于耗尽模式装置，源极/漏极区378及半导体360可具有相同导电性类型。
[0045]
图3j的实例描绘第一含多晶硅材料364的三个例子与第二含多晶硅材料366的两个例子交替。然而，实施例可使用第一含多晶硅材料340与第二含多晶硅材料366的不同数目个交替例子。一般来说，第二含多晶硅材料366的例子数目(s)可依据第一含多晶硅材料364的例子数目(f)而变，由以下等式定义：
[0046]
(f-1)《＝s《＝(f 1)，其中f》＝1且s》＝1
ꢀꢀꢀꢀꢀꢀꢀꢀ
等式1
[0047]
另外，虽然图3j的实例将第一含多晶硅材料364的相应例子描绘为控制栅极374的顶部及底部例子，但第二含多晶硅材料366的例子可替代地形成控制栅极374的顶部及/或底部例子。图4a到4c是描绘根据其它实施例的控制栅极结构的横截面图。
[0048]
在图4a中，控制栅极374包含第一含多晶硅材料364的三个例子，例如3640到3642以及第二含多晶硅材料366的三个(例如，s＝f)例子，例如，3660到3662，其中第一含多晶硅材料的例子3642作为控制栅极374的顶部例子且第二含多晶硅材料的例子3660作为控制栅极374的底部例子。在图4b中，控制栅极374包含第一含多晶硅材料364的三个例子，例如3640到3642，以及第二含多晶硅材料366的三个(例如，s＝f)例子，例如，3660到3662，其中第二含多晶硅材料的例子3662作为控制栅极374的顶部例子且第一含多晶硅材料的例子3640作为控制栅极374的底部例子。在图4c中，控制栅极374包含第一含多晶硅材料364的三个例子，例如，3640到3642，以及第二含多晶硅材料366的四个(例如，s＝f 1)例子，例如，3660到3663，其中第二含多晶硅材料的例子3663作为控制栅极374的顶部例子且第二含多晶硅材料的例子3660作为控制栅极374的底部例子。
[0049]
可在正交于在其上方形成电介质362的半导体360的表面的方向上(例如，在图4a到4c的竖直方向上)测量第一含多晶硅材料364的例子或第二含多晶硅材料366的例子的厚度。举例来说，第一含多晶硅材料364的个别例子的厚度可在1nm到20nm的范围内。举例来说，第二含多晶硅材料366的个别例子的厚度可在1nm到20nm的范围内。
[0050]
第一含多晶硅材料364的一个例子的厚度可与第一含多晶硅材料364的不同例子的厚度相同或不同。第二含多晶硅材料366的一个例子的厚度可与第二含多晶硅材料366的不同例子的厚度相同或不同。另外，第一含多晶硅材料364的例子的厚度可独立于第二含多晶硅材料366的例子的厚度。
[0051]
由于第二含多晶硅材料的例子相对于第一含多晶硅材料的例子用于缓解掺杂剂扩散，因此第二含多晶硅材料的例子数目可小于第一含多晶硅材料的例子数目。类似地，第二含多晶硅材料的每一例子的厚度可小于第一含多晶硅材料的一或多个例子的厚度，其可包含第一含多晶硅材料的所有例子。对于一些实施例，第二含多晶硅材料的例子的厚度可小于第一含多晶硅材料的邻近实例的厚度的50％。对于一些实施例，第二含多晶硅材料的每一例子的厚度可小于第一含多晶硅材料的每一例子的厚度的50％。对于一些实施例，第二含多晶硅材料的例子的总厚度可小于第一含多晶硅材料的例子的总厚度的25％。
[0052]
另外，由于plad工艺可导致掺杂剂集中在控制栅极的上表面附近，因此可能需要在控制栅极结构的顶部附近提供较高的扩散速率，并且在控制栅极结构底部附近提供较低的扩散速率。因此，接近控制栅结构的顶部的第二含多晶硅材料的例子的厚度(例如，控制栅极结构的远离栅极电介质的一部分)可能小于接近控制栅结构的底部的第二含多晶硅材
料的例子的厚度(例如，控制栅极结构的邻近栅极电介质的一部分)。对于一些实施例，第二含多晶硅材料的特定例子可具有大于比第二含多晶硅材料的特定例子距离栅极电介质更远的第二含多晶硅材料的任一例子的厚度的厚度。第二含多晶硅材料的特定例子可进一步小于比第二含多晶硅材料的特定例子更接近栅极电介质的第二含多晶硅材料的任一例子的厚度。
[0053]
此外，在化学式si
x
ge
ycz
中，针对第二含多晶硅材料的特定例子的晶粒的y及/或z的值可能不同于针对第二含多晶硅材料的不同例子的晶粒的y及/或z的值。举例来说，针对第二含多晶硅材料的两个例子，第二含多晶硅材料的特定例子可能比第二含多晶硅材料的不同例子具有更高的y及/或z的值，同时仍然满足化学式si
x
ge
ycz
，其中x y z＝1、0.05《＝y《＝0.30且0《＝z《＝0.10。
[0054]
所描述类型的晶体管在集成电路装置的数据路径(例如，存储器的数据路径)的应用中可能特别有利。集成电路的数据路径通常可利用具有一般较薄的栅极电介质的低压晶体管来促进低功率下的高速率的数据传送。此外，在数据路径的元件形成在存储器单元阵列下方的情况下，例如作为外围电路系统226或其它类型的存储器的外围电路系统的部分，由于阵列结构的后续形成，可期望所述元件受制于相对较高水平的热预算。通过利用根据实施例的控制栅极结构，相对于现有技术结构，可缓解控制栅极掺杂杂质(例如，硼或其它掺杂剂杂质)的扩散，这可促进较低的装置故障水平。
[0055]
图5是描绘根据实施例的数据路径的框图。数据路径通常是从集成电路装置提供数据以进行输出(例如，作为从存储器单元阵列的读取)及/或从外部装置输入接收数据以进行输入(例如，用于写入到存储器单元阵列)的一系列电路元件。图5描绘从存储器的页面缓冲器提供数据以进行输出的数据路径的实例。然而，概念可适用于其它集成电路装置的数据路径，以及用于接收输入数据的数据路径。
[0056]
在图5中，多路复用器(mux)582可经配置以从存储器的页面缓冲器240接收数据，并以多对一关系向信号驱动器586提供输出。特定来说，多路复用器582可从页面缓冲器240接收q个输入，其可对应于q个不同字节的数据的特定数字位置，并且可向信号驱动器586提供所述q个输入中的选定者。多路复用器582可响应于时钟分频器584。时钟分频器584可接收时钟信号clk。时钟信号clk可表示从外部装置(例如，处理器130)接收的读取启用信号(re#)，或读取启用信号的副本。时钟分频器584可经配置以向多路复用器582提供q个时钟信号。q个时钟信号可各自具有2/q的占空比。q个时钟信号可各自具有时钟信号clk的频率的2/q倍的频率。q个时钟信号可进一步在相位上彼此偏移360/q度。举例来说，在q等于8的情况下，时钟分频器584可产生8个输出时钟信号，其中这些输出时钟信号中的每一者具有2/8或25％的占空比，其中这些输出时钟信号中的每一者具有时钟信号clk的频率的2/8或1/4的频率，且其中这些输出时钟信号中的每一者在相位上彼此偏移360/8或45度(例如，0、45、90、135、180、225、270及315度的相位)。输出时钟信号中的每一者可被提供给相应信号线用于输出到多路复用器582。
[0057]
响应于时钟分频器584的输出时钟信号，多路复用器582可用作数据串行器以循序地传递来自来自页面缓冲器240的输入中的一者的数据用于输出到信号驱动器586。可参考皮洛利(pillolli)等人于2018年11月30日申请的序列号为16/205,755号的美国专利申请案找到数据串行器的实例，所述申请案描绘经配置以用作数据串行器并且由逻辑门的组合
(例如，nand门及nor门)构造的多路复用器。
[0058]
信号驱动器586可经配置以向输出缓冲器588提供代表其从多路复用器582的输入的数据值的输出信号。输出缓冲器588可经配置以向i/o总线134提供代表其从信号驱动器586的输入的数据值的输出信号。多路复用器582、信号驱动器586及/或输出缓冲器588可包含具有根据实施例的控制栅极结构的一或多个晶体管。
[0059]
图6a到6f是如在可包含具有根据实施例的控制栅极结构的晶体管的集成电路装置的数据路径中可能发现的各种电路元件的示意图。如先前提及，经配置以用作数据串行器的多路复用器可由nand门及nor门的组合形成。图6a及6b分别是可包含根据实施例的控制栅极结构的nand门及nor门的示意图。
[0060]
图6a的nand门可具有第一输入6510及第二输入6511。第一输入6510可连接到第一p型场效应晶体管(pfet)6550的控制栅极及第一n型场效应晶体管(nfet)6570的控制栅极。第一pfet 6550可具有连接到电压节点659的第一源极/漏极，电压节点659可经配置以接收顶轨供应电压，例如供应电压vcc或vccq。第一pfet 6550可具有连接到第一nfet 6570的第一源极/漏极并且连接到输出653的第二源极/漏极。
[0061]
第二输入6511可连接到第二pfet 6551的控制栅极及第二nfet 6571的控制栅极。第二pfet 6551可具有连接到电压节点659的第一源极/漏极。第二pfet 6551可具有连接到第一pfet 6550的第二源极/漏极、连接到第一nfet 6570的第一源极/漏极并且连接到输出653的第二源极/漏极。第二nfet 6571可具有连接到第一nfet 6570的第二源漏的第一源极/漏极，以及连接到电压节点661的第二源极/漏极，电压节点661可经配置以接收底轨供应电压，例如，参考电势，例如供应电压vss或vssq，其可为接地或0v。
[0062]
如可在图6a所见，当输入6510及6511两者都具有逻辑高值时，输出653可具有逻辑低值。类似地，如果输入6510或6511具有逻辑低值，那么输出653可具有逻辑高值。图6a的nand门可扩展为具有三个或更多个输入。举例来说，可通过将额外输入651连接到与pfet 6550及6551并联的额外pfet 655的控制栅极并将其连接到与nfet 6570及6571串联的额外nfet 657的控制栅极来添加额外输入651。图6a的pfet 655中的一或多者及/或nfet 657中的一或多者可具有根据实施例的控制栅极结构。
[0063]
图6b的nor门可具有第一输入6510及第二输入6511。第一输入6510可连接到第一pfet 6550的控制栅极及第一nfet 6570的控制栅极。第一pfet 6550可具有连接到电压节点659的第一源极/漏极，电压节点659可经配置以接收顶轨供应电压，例如供应电压vcc或vccq。第一pfet 6550可具有连接到第二pfet 6551的第一源极/漏极的第二源极/漏极。
[0064]
第二输入6511可连接到第二pfet 6551的控制栅极及第二nfet 6571的控制栅极。第二pfet 6551可具有连接到输出653、连接到第一nfet 6570的第一源极/漏极、以及连接到第二nfet 6571的第一源极/漏极的第二源极/漏极。第一nfet 6570可具有连接到电压节点661的第二源极/漏极，电压节点661可经配置以接收底轨供应电压，例如参考电势，例如供应电压vss或vssq，其可为接地或0v。第二nfet 6571可具有连接到电压节点661的第二源极/漏极。
[0065]
如可在图6b中所见，当至少一个输入6510及6511具有逻辑高值时，输出653可具有逻辑低值。类似地，如果输入6510或6511都不具有逻辑高值，那么输出653可具有逻辑高值。图6b中的nor门可扩展为具有三个或更多个输入。举例来说，可通过将额外输入651连接到
与pfet 6550及6551串联的额外pfet 655的控制栅极并将其连接到与nfet 6570及6571并联的额外nfet 657的控制栅极来添加额外输入651。图6b的pfet 655中的一或多者及/或nfet 657中的一或多者可具有根据实施例的控制栅极结构。
[0066]
图6c是可包含根据实施例的控制栅极结构的信号驱动器586的实例的示意图。信号驱动器586可具有连接到第一反相器6670的输入的输入663。第一反相器6670可具有连接到第二反相器6671的输入并且连接到第一nfet 6570的控制栅极的输出。第二反相器6671可具有连接到第二nfet 6571的控制栅极的输出。
[0067]
第二nfet 6571可具有连接到电压节点659的第一源极/漏极，电压节点659可经配置以接收顶轨供应电压，例如供应电压vcc或vccq。第二nfet 6571可具有连接到第一nfet 6570的第一源极/漏极并且连接到输出665的第二源极/漏极。第一nfet 6570可具有连接到电压节点661的第二源极/漏极，电压节点661可经配置以接收底轨供应电压，例如参考电势，例如供应电压vss或vssq，其可为接地或0v。如可在图6c中所见，当输入663具有逻辑高值时，输出665可具有逻辑高值，并且当输入663具有逻辑低值时，输出665可具有逻辑低值。图6c的nfet 657中的一或多者可具有根据实施例的控制栅极结构。
[0068]
图6d是可包含根据实施例的控制栅极结构的反相器667的实例的示意图。反相器667可具有连接到pfet 655的控制栅极并且连接到nfet 657的控制栅极的输入669。pfet 655可具有连接到电压节点659的第一源极/漏极，电压节点659可经配置以接收顶轨供应电压，例如供应电压vcc或vccq。pfet 655可具有连接到nfet 657的第一源极/漏极并且连接到输出671的第二源极/漏极。nfet 657可具有连接到电压节点661的第二源极/漏极，电压节点661可经配置以接收底轨供应电压，例如参考电势，例如供应电压vss或vssq，其可为接地或0v。如可在图6d中所见，当输入669具有逻辑高值时，输出671可具有逻辑低值，并且当输入669具有逻辑低值时，输出671可具有逻辑高值。图6d的pfet 655及/或nfet 657可具有根据实施例的控制栅极结构。
[0069]
图6e是可包含根据实施例的控制栅极结构的输出缓冲器588的实例的示意图。输出缓冲器588可具有第一级6770及第二级6771。输出缓冲器588可具有连接到第一级6770的比较器679的非反相输入的第一输入6730，并且可具有连接到比较器679的反相输入的第二输入6731。举例来说，第一输入6730可连接到图6c的信号驱动器586的输出665以接收输入信号vinp。第二输入6731可经连接以接收参考电压vref，参考电压vref可为电压节点659及661的电压电平中间的电压电平。举例来说，在电压节点659经配置以接收供应电压vcc，并且电压节点661经配置以接收为0v的供应电压vss的情况下，vref可等于vcc/2。
[0070]
比较器679可具有连接到第一反相器6670的输入并且连接到电阻(例如，电阻器)683的第一端子的输出681。第一反相器6670可具有连接到第二反相器6671的输入并且连接到电阻683的第二端子的输出。第二反相器6671可具有连接到节点675的输出，节点675可经配置以连接到i/o总线134的信号线。
[0071]
图6f是可包含根据实施例的控制栅极结构的比较器679的实例的示意图。输出缓冲器588的第一输入6730可连接到第一nfet 6570的控制栅极，且输出缓冲器588的第二输入6731可连接到第二nfet 6571。
[0072]
第一nfet 6570可具有连接到输出681的第一源极/漏极，并且可具有连接到电压节点661的第二源极/漏极，电压节点661可经配置以接收底轨供应电压，例如，参考电势，例
如供应电压vss或vssq，其可为接地或0v。第二nfet 6571可具有连接到第一pfet 6550的控制栅极并且连接到第二pfet 6551的控制栅极的第一源极/漏极。第二nfet 6571可进一步具有连接到电压节点661的第二源极/漏极。
[0073]
第一pfet 6550可具有连接到电压节点659的第一源极/漏极，电压节点659可经配置以接收顶轨供应电压，例如供应电压vcc或vccq。第一pfet 6550可进一步具有连接到第一nfet 6570的第一源极/漏极并且连接到输出681的第二源极/漏极。第二pfet 6551可具有连接到电压节点659的第一源极/漏极，以及连接到第二nfet 6571的第一源极/漏极的第二源极/漏极。图6f的pfet 655中的一或多者及/或nfet 657中的一或多者可具有根据实施例的控制栅极结构。
[0074]
结论
[0075]
尽管本文已说明及描述特定实施例，但所属领域的一般技术人员将了解，为实现相同目的而计算的任何布置都可替换所展示的特定实施例。实施例的许多调适对于所属领域的一般技术人员来说是显而易见的。因此，本技术案希望覆盖实施例的任何调适或变化。