一种用于功率半导体开关器件的驱动电路及芯片的制作方法

1.本技术涉及高压驱动开关器件领域，特别是涉及一种用于功率半导体开关器件的驱动电路及芯片。


背景技术：

2.高压栅极驱动芯片的应用工作系统母线电压很高，可达几百伏特，甚至上千伏特。在功率器件作为开关器件的系统中，尤其是在开关频率非常快的情况下，短时间内高幅度电压或电流的变化，会产生严重的电学应力，比如灌电流的快速变化可导致严重的vs负压冲击，可诱发驱动管发生闩锁效应。


技术实现要素：

3.本技术至少提供一种用于功率半导体开关器件的驱动电路及芯片。
4.本技术第一方面提供了一种用于功率半导体开关器件的驱动电路，其中，功率半导体开关器件包括设置在工作电压和参考电压之间的第一功率开关器件和第二功率开关器件，第一功率开关器件和第二功率开关器件之间的第一节点用于连接负载，该驱动电路包括：
5.驱动单元，用于在驱动电路的输出端产生驱动信号，其中，输出端用于连接第一功率开关器件的控制端，驱动单元包括并联的第一泄流支路和第二泄流支路；
6.侦测单元，连接第一节点和驱动单元，其中，侦测单元用于侦测第一节点的第一节点电压，根据第一节点电压控制第二泄流支路的导通或断开，从而控制驱动信号的泄流速度。
7.本技术第二方面提供了一种芯片，包括如上述的驱动电路。
8.本技术的有益效果是：区别于现有技术，本技术通过侦测单元对第一节点的第一节点电压进行侦测，当侦测第一节点电压异常时，控制第二泄流支路断开，从而降低驱动信号的泄流速度，防止驱动信号的泄流速度过快引起的闩锁效应。
9.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本技术。
附图说明
10.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
11.图1是现有技术中高压栅极驱动开关电路的结构示意图；
12.图2是本技术驱动电路一实施例的结构示意图；
13.图3是图2中侦测单元的结构示意图；
14.图4是图2中第一反相器组的结构示意图；
15.图5是图2中第二反相器组的结构示意图；
16.图6是本技术芯片一实施例的结构示意图。
具体实施方式
17.为使本领域的技术人员更好地理解本技术的技术方案，下面结合附图和具体实施方式对本技术所提供的驱动电路及芯片做进一步详细描述。可以理解的是，所描述的实施例仅仅是本技术一部分实施例，而不是全部实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
18.本技术中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
19.请参阅图1，图1是现有技术中高压栅极驱动开关电路的结构示意图。如图1所示，高压栅极驱动开关电路包括栅极驱动电路以及工作电路。
20.栅极驱动电路的输入端in输入控制信号，控制信号经多级反相器传输至pmos管与nmos管的控制端，即传输至pmos管与nmos管的栅极，以控制pmos管与nmos管的导通与断开。pmos管的源极接收工作电压vb，pmos管的漏极连接nmos管的漏极，nmos管的漏极与pmos管的漏极之间形成信号输出端ho。
21.工作电路包括第一功率开关器件q1、第二功率开关器件q2以及负载l
load
。第一功率开关器件q1的控制端连接信号输出端ho，用于接收控制信号，第一功率开关器件q1的第一通路端接收母线电压vp，第一功率开关器件q1的第二通路端连接第二功率开关器件q2的第一通路端，第二功率开关器件q2的第二通路端连接地电压vcom。其中，第一功率开关器件q1的第二通路端与第二功率开关器件q2的第一通路端之间形成节点vs，用于连接负载l
load
。
22.其中，本实施例中的第一功率开关器件q1与第二功率开关器件q2均为igbt(insulated gate bipolar transistor，绝缘栅双极晶体管)，第一功率开关器件q1与第二功率开关器件q2的控制端、第一通路端以及第二通路端分别为igbt的栅极、集电极以及发射极。
23.在其他实施例中，第一功率开关器件q1与第二功率开关器件q2可以为功率mos管或igct(integrated gate commutated thyristor，集成门极换流晶闸管)等功率器件。
24.当第一功率开关器件q1与第二功率开关器件q2为功率mos管时，第一功率开关器件q1与第二功率开关器件q2的控制端、第一通路端以及第二通路端分别为pmos管的栅极、源极以及漏极；或，第一功率开关器件q1与第二功率开关器件q2的控制端、第一通路端以及第二通路端分别为nmos管的栅极、漏极以及源极。
25.当pmos管的栅极接收到高电平控制信号，nmos管的栅极接收到低电平控制信号，pmos管导通且nmos管断开。工作电压vb经pmos管输出至第一功率开关器件q1，即第一功率
开关器件q1的控制端接收到信号输出端ho输出的控制信号为高电平信号，第一功率开关器件q1导通，母线电压vp经第一功率开关器件q1产生工作电流，并流向负载l
load
，此时工作电流的流向为母线电压vp流至第一功率开关器件q1的寄生电感l1，再流至负载l
load
。
26.当pmos管的栅极接收到低电平控制信号，nmos管的栅极接收到高电平控制信号，nmos管导通且pmos管断开。此时，第一功率开关器件q1的控制端接收到信号输出端ho输出的控制信号为低电平信号，第一功率开关器件q1截止，第一功率开关器件q1的栅电荷通过nmos管释放，即信号输出端ho产生灌电流。
27.由于负载l
load
为大电感，流经负载l
load
的工作电流不能突变，因此通过第二功率开关器件q2的二极管d2续流。此时工作电流的流向为地电压vcom流至第二功率开关器件q2的寄生电感l2，再流至负载l
load
。寄生电感l2由工作电流产生感生电动势，使得vs点的电位低于地电压vcom，即vs点产生负压。
28.当第一功率开关器件q1的关断频率越快时，信号输出端ho产生的灌电流变化越快，且灌电流的电流值越大，产生闩锁效应的几率越高。
29.为解决现有技术中由于灌电流的快速变化导致严重的vs负压冲击，且诱发驱动管发生闩锁效应的问题，本技术提供一种用于功率半导体开关器件的驱动电路。请参阅图2-图5，图2是本技术驱动电路一实施例的结构示意图；图3是图2中侦测单元的结构示意图；图4是图2中第一反相器组的结构示意图；图5是图2中第二反相器组的结构示意图。
30.如图2所示，驱动电路1包括驱动单元11以及侦测单元12，驱动电路1连接工作电路2，并驱动工作电路2工作。其中，工作电路2如图1所述的工作电路，在此不再赘述。第一功率开关器件q1与第二功率开关器件q2之间形成第一节点a，用于连接负载l
load
与侦测单元12。
31.驱动单元11连接在第一工作电压vb与第二工作电压vs’之间，用于接收驱动电路1的输入端in输入的控制信号，并在驱动电路1的输出端产生驱动信号ho，其中，驱动电路1的输出端连接第一功率开关器件q1的控制端。可选地，在其他实施例中，第二工作电压可为参考地电压vcom。
32.驱动单元11包括第一泄流支路111、第二泄流支路112、上拉电路113、第一反相器组114以及第二反相器组115，其中第一泄流支路111与第二泄流支路112并联设置。
33.第一泄流支路111包括连接在驱动电路1的输出端与第二工作电压vs’之间的第一半导体器件1111，第一半导体器件1111的控制端连接驱动电路1的输入端in，第一半导体器件1111的第一通路端连接驱动电路1的输出端，第一半导体器件1111的第二通路端连接第二工作电压vs’。具体地，第一半导体器件1111为nmos管，第一半导体器件1111的控制端、第一通路端以及第二通路端分别为nmos管的栅极、漏极以及源极。
34.第二泄流支路112包括串联在驱动电路1的输出端与第二工作电压vs’之间的第一开关1121和第二半导体器件1122，其中，第一开关1121的控制端连接侦测单元12，以根据侦测单元12侦测到的第一节点a的第一节点电压vs而导通或断开，从而控制第二泄流支路112导通或断开。
35.具体地，第一开关1121的第一通路端连接驱动电路1的输出端，第一开关1121的第二通路端连接第二半导体器件1122的第一通路端，第二半导体器件1122的第二通路端连接第二工作电压vs’，第二半导体器件1122的控制端连接驱动电路1的输入端in。其中，第一开关1121与第二半导体器件1122均为nmos管，第一开关1121与第二半导体器件1122的控制
端、第一通路端以及第二通路端分别为nmos管的栅极、漏极以及源极。
36.上拉电路113包括第三半导体器件1131，第三半导体器件1131连接在驱动电路1的输出端与第一工作电压vb之间，以将驱动信号进行拉升，使第一功率开关器件q1接收到高电平信号。
37.其中，第三半导体器件1131的控制端连接驱动电路1的输入端in，第三半导体器件1131的第一通路端连接第一工作电压vb，第三半导体器件1131的第二通路端连接驱动电路1的输出端。具体地，第三半导体器件1131为pmos管，第三半导体器件1131的控制端、第一通路端以及第二通路端分别为pmos管的栅极、源极以及漏极。
38.第一反相器组114连接在第一工作电压vb与第二工作电压vs’之间，并且连接于上拉电路113与驱动电路1的输入端in之间，用于向第三半导体器件1131输出第三控制信号，以控制第三半导体器件1131的导通或断开，从而控制上拉电路113导通或断开。
39.具体地，如图4所示，第一反相器组114包括第一反相器1141、第二反相器1142以及第三反相器1143。
40.第一反相器1141的第一端连接驱动电路1的输入端in，第二端连接第一电压vb，第三端连接第二电压vs’，第四端连接第二反相器1142的第一端；第二反相器1142的第二端连接第一电压vb，第三端连接第二电压vs’，第四端连接第三反相器1143的第一端；第三反相器1143的第二端连接第一电压vb，第三端连接第二电压vs’，第四端连接第三半导体器件1131的控制端，并输出第三控制信号至第三半导体器件1131以控制第三半导体器件1131的导通或断开。其中，第一反相器1141、第二反相器1142以及第三反相器1143的第一端与第四端分别为第一反相器1141、第二反相器1142以及第三反相器1143的信号输入端与输出端。
41.其中，第一反相器1141、第二反相器1142以及第三反相器1143均由串联的pmos管与nmos管组成，第一反相器1141、第二反相器1142以及第三反相器1143的第二端与第三端分别为的pmos管的源极与nmos管的源极。
42.第二反相器组115连接在第一工作电压vb与第二工作电压vs’之间，并且连接于第一泄流支路111和第二泄流支路112与驱动电路1的输入端in之间，用于向第一半导体器件1111和第二半导体器件1122输出第四控制信号，以控制第一半导体器件1111和第二半导体器件1122的导通或断开，从而控制第一泄流支路111和第二泄流支路112导通或断开。
43.具体地，如图5所示，第二反相器组115包括第四反相器1151、第五反相器1152、第六反相器1153以及第三电阻1154。
44.第四反相器1151的第一端连接驱动电路1的输入端in，第二端连接第一电压vb，第三端连接第二电压vs’，第四端连接第五反相器1152的第一端；第五反相器1152的第二端连接第一电压vb，第三端连接第二电压vs’，第四端连接第六反相器1153的第一端；第六反相器1153的第二端连接第一电压vb，第三端连接第二电压vs’，第四端连接第一半导体器件1111和第二半导体器件1122的控制端。其中，第四反相器1151、第五反相器1152以及第六反相器1153的第一端与第四端分别为第四反相器1151、第五反相器1152以及第六反相器1153的信号输入端与输出端。
45.第三电阻1154的一端连接第一电压vb，第三电阻1154的另一端连接至第六反相器1153的第四端和第一半导体器件1111与第二半导体器件1122的控制端之间形成的第六节点f。其中，第六节点f用于输出第四控制信号至第一半导体器件1111和第二半导体器件
1122以控制第一半导体器件1111和第二半导体器件1122的导通或断开。
46.其中，第四反相器1151、第五反相器1152以及第六反相器1153均由串联的pmos管与nmos管组成，第四反相器1151、第五反相器1152、第六反相器1153的第二端与第三端分别为pmos管的源极与nmos管的源极。
47.侦测单元12包括比较钳位电路121与控制信号产生电路122。其中，侦测单元12预设浮置地，浮置地电压为vs’。
48.比较钳位电路121连接第一节点a和浮置地，以接收第一节点电压vs和浮置地电压vs’，并根据第一节点电压vs和浮置地电压vs’而产生第一控制信号。
49.控制信号产生电路122连接比较钳位电路121，以根据第一控制信号而产生第二控制信号，并输出第二控制信号至第一开关1121以控制第一开关1121的导通或断开，进一步控制第二泄流支路112的导通或断开。
50.如图3所示，比较钳位电路121包括第一电阻1211、第二开关1212、第三开关1213以及二极管1214。
51.具体地，第一电阻1211的一端连接第一工作电压vb，第一电阻1211的另一端连接第二开关1212的第一通路端，第二开关1212的第二通路端连接第一节点a；第三开关1213的第一通路端连接浮置地，第三开关1213的第二通路端连接第一节点a；其中，第二开关1212的控制端和第三开关1213的控制端连接在一起并连接至第一电阻1211和第二开关1212的第一通路端之间的第二节点b。二极管1214的阳极连接第一节点a，二极管1214的阴极连接浮置地。
52.其中，第一电阻1211、第二开关1212与第三开关1213形成偏置电路，用于为第三开关1213加压，以使第三开关1213正常工作。
53.其中，第一工作电压vb与浮置地之间形成寄生pnp管1215，寄生pnp管1215的基极连接第一工作电压vb，寄生pnp管1215的发射极连接浮置地，寄生pnp管1215的集电极连接第三开关1213的第一通路端与二极管1214的阴极。
54.可选地，第二开关1212与第三开关1213均为nmos管，第二开关1212与第三开关1213的控制端、第一通路端以及第二通路端分别为nmos管的栅极、漏极以及源极。
55.控制信号产生电路122包括第四开关1221、第五开关1222、第六开关1223、第七开关1224、第二电阻1225以及第八开关1226。
56.具体地，第四开关1221的第一通路端连接第一工作电压vb，第四开关1221的控制端连接第四开关1221的第二通路端；第五开关1222的第一通路端连接第四开关1221的第二通路端，第五开关1222的第二通路端连接第一节点a，第五开关1222的控制端连接浮置地。其中，二极管1214为钳位二极管，用于保持第五开关1222的控制端与第二通路端之间的压差值为5v或7v。
57.第六开关1223的第一通路端连接第一工作压vb，其中，第六开关1223的控制端和第四开关1221的控制端连接在一起并连接至第四开关1221的第二通路端和第五开关1222的第一通路端之间的第三节点c；第七开关1224的第一通路端连接第六开关1223的第二通路端，第七开关1224的第二通路端连接第一节点a，第七开关1224的控制端连接第七开关1224的第一通路端。
58.第二电阻1225的一端连接第一工作电压vb；第八开关1226的第一通路端连接第二
电阻1225的另一端，第八开关1226的第二通路端连接第一节点a，其中，第八开关1226的控制端和第七开关1224的控制端连接在一起并连接至第七开关1224的第一通路端和第六开关1223的第二通路端之间的第四节点d。
59.可选地，第四开关1221与第六开关1223均为pmos管，第四开关1221与第六开关1223的控制端、第一通路端以及第二通路端分别为pmos管的栅极、源极以及楼极。第五开关1222、第七开关1224以及第八开关1226均为nmos管，第五开关1222、第七开关1224以及第八开关1226的控制端、第一通路端以及第二通路端分别为nmos管的栅极、漏极以及源极。
60.其中，第二电阻1225与第八开关1226的第一通路端形成第五节点e，用于输出第二控制信号至第一开关1121以控制第一开关1121的导通或断开。
61.当第一节点a的第一节点电压vs正常时，第一节点电压vs等于浮置地电压vs’，第五开关1222的控制端接收到第一控制信号为低电平，即第五开关1222未导通，此时第四开关1221、第五开关1222、第六开关1223、第七开关1224以及第八开关1226均未导通，第五节点e输出的第二控制信号为第一电压vb。由于第一电压vb为高电平，因此第一开关1121导通，由第一功率开关器件q1的栅电荷通过nmos管释放使信号输出端ho产生的灌电流，通过第一泄流支路111以及第二泄流支路112进行泄流。
62.当第一节点a的第一节点电压vs异常时，即第一节点电压vs快速降为负压时，第五开关1222的控制端与第二通路端之间形成电压差，即第五开关1222的控制端接收到第一控制信号为高电平，第五开关1222导通，以产生电流。由于第四开关1221、第五开关1222、第六开关1223、第七开关1224、第二电阻1125以及第八开关1226形成镜像电路，使得第四开关1221、第五开关1222、第六开关1223、第七开关1224以及第八开关1226均导通，此时第五节点e输出的第二控制信号为第一节点电压vs。由于第一节点电压vs为负压，即低电平信号，第一开关1121断开，以使第二泄流支路112断开，由第一功率开关器件q1的栅电荷通过nmos管释放使信号输出端ho产生的灌电流，只能通过第一泄流支路111进行泄流，相较与第一节点电压vs正常时减小了泄流速率。
63.本技术通过侦测单元12对第一节点a的第一节点电压vs进行侦测，当侦测第一节点电压vs异常时，控制第二泄流支路112断开，从而降低驱动信号的泄流速度，即灌电流的泄流速率，有效防止驱动信号的泄流速度过快引起的闩锁效应。
64.本技术还提供一种芯片6，请参阅图6，图6是本技术芯片一实施例的结构示意图。芯片6包括驱动电路61，该驱动电路61为上述实施例所揭示的驱动电路1，在此不再赘述。
65.以上仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。