连接孔的制作方法、半导体器件、存储器及制作方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种连接孔的制作方法、半导体器件、存储器及制作方法。


背景技术：

2.目前，连接孔的制作方法是在绝缘层上形成掩膜层，通过掩膜层中的开口在绝缘层中刻蚀连接孔。但是，由于工艺限制，掩膜层中开口的尺寸难以进一步缩小，导致所形成的连接孔的尺寸难以进一步缩小。


技术实现要素：

3.本发明提供一种连接孔的制作方法、半导体器件、存储器及制作方法，能够缩小连接孔的尺寸，进而缩小半导体器件的体积。
4.本发明提供一种连接孔的制作方法，包括：
5.提供导电层，以及位于所述导电层上的绝缘层；
6.在所述绝缘层上依次形成多个中间层和掩膜层，所述掩膜层具有开口；任意相邻两个所述中间层的材料不同；
7.通过所述开口，依次在所述多个中间层中形成通孔，且在每形成一个通孔后，去除位于所形成的通孔所在的中间层上的膜层；
8.通过所述通孔，在所述绝缘层中形成连接孔；所述开口、所述通孔和所述连接孔的尺寸依次减小。
9.进一步地，所述连接孔的尺寸小于预设尺寸。
10.进一步地，每个所述中间层的厚度小于或等于预设厚度；在所述掩膜层朝向所述绝缘层的方向上，所述多个中间层的厚度逐渐增大，或者所述多个中间层的厚度相同。
11.进一步地，所述连接孔的尺寸越小，所述中间层的数量越多。
12.进一步地，所述多个中间层包括依次位于所述掩膜层与所述绝缘层之间的第一中间层、第二中间层和第三中间层；
13.所述通过所述开口，依次在所述多个中间层中形成通孔，且在形成每个通孔时，去除所形成的通孔所在中间层上的膜层的步骤，包括：
14.通过所述开口，在所述第一中间层中形成第一通孔，并去除所述掩膜层；
15.通过所述第一通孔，在所述第二中间层中形成第二通孔，并去除所述第一中间层；
16.通过所述第二通孔，在所述第三中间层中形成第三通孔，并去除所述第二中间层。
17.进一步地，所述第一中间层与所述第三中间层的材料相同，所述第二通孔包括第一子孔和第二子孔；
18.所述通过所述第一通孔，在所述第二中间层中形成第二通孔，并去除所述第一中间层的步骤，包括：
19.通过所述第一通孔，在所述第二中间层中形成所述第一子孔；
20.去除所述第一中间层；
21.通过所述第一子孔，在所述第二中间层中形成与所述第一子孔相连通的所述第二子孔。
22.进一步地，所述第一中间层和所述第三中间层的材料均包括碳。
23.进一步地，所述通过所述通孔，在所述绝缘层中形成连接孔的步骤，包括：
24.通过所述第三通孔，在所述绝缘层中形成所述连接孔，并去除所述第三中间层。
25.进一步地，所述第二中间层与所述绝缘层的材料相同；
26.所述去除所述第二中间层的步骤与所述在所述绝缘层中形成所述连接孔的步骤同时执行。
27.进一步地，所述第二中间层和所述绝缘层的材料均包括氧化物。
28.相应地，本发明还提供一种半导体器件的制作方法，包括：
29.采用上述连接孔的制作方法在绝缘层中形成连接孔，所述绝缘层位于导电层上；
30.在所述连接孔中形成连接触点，且所述连接触点与所述导电层连接。
31.相应地，本发明还提供一种存储器的制作方法，包括上述半导体器件的制作方法。
32.本发明还提供一种半导体器件，包括：
33.导电层；
34.绝缘层，位于所述导电层上；
35.连接孔，贯穿所述绝缘层；所述连接孔通过上述连接孔的制作方法形成；
36.连接触点，位于所述连接孔中并与所述导电层连接。
37.进一步地，所述连接触点的横截面积小于预设面积。
38.本发明还提供一种存储器，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构；
39.所述存储阵列结构和所述外围结构中的至少一个包括上述半导体器件。
40.本发明的有益效果为：在绝缘层上依次形成多个中间层和掩膜层，任意相邻两个中间层的材料不同，以通过掩膜层中的开口，依次在多个中间层中形成通孔，且在每形成一个通孔后，去除位于所形成的通孔所在的中间层上的膜层，然后通过通孔，在绝缘层中形成连接孔，使开口、通孔和连接孔的尺寸依次减小，以在掩膜层中开口尺寸受限和刻蚀深宽比受限的情况下，缩小连接孔的尺寸，进而缩小半导体器件的体积，缩小存储器的体积。
附图说明
41.为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
42.图1为本发明实施例提供的连接孔的制作方法的一个流程示意图；
43.图2a至图2h为本发明实施例提供的连接孔的制作方法的结构示意图；
44.图3a是本发明实施例提供的连接孔的制作方法中掩膜层的开口的一个结构示意图；
45.图3b是本发明实施例提供的连接孔的制作方法中第一中间层的第一通孔的一个
结构示意图；
46.图3c是本发明实施例提供的连接孔的制作方法中第二中间层的第二通孔的一个结构示意图；
47.图3d是本发明实施例提供的连接孔的制作方法中绝缘层的连接孔的一个结构示意图；
48.图4是本发明实施例提供的半导体器件的一个结构示意图
49.图5是本发明实施例提供的存储器的一个结构示意图。
具体实施方式
50.这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
51.在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
52.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
53.这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
54.为了缩小连接孔的尺寸，在绝缘层和掩膜层之间可以增加牺牲层，以将掩膜层中的开口转移到牺牲层中，再通过牺牲层中的开口在绝缘层中刻蚀连接孔。而受限于光刻技术，掩膜层中开口的尺寸难以继续减小，为了进一步缩小连接孔的尺寸，可以增加牺牲层的厚度。但受刻蚀深宽比的影响，牺牲层的厚度不能过厚，导致牺牲层中开口的尺寸仍难以继续缩小，进而导致连接孔的尺寸难以继续缩小。
55.基于此，本发明实施例提供一种连接孔的制作方法。参见图1，是本发明实施例提供的连接孔的制作方法的流程示意图。
56.如图1所示，本实施例提供一种连接孔的制作方法。通过在连接孔中填充连接触点，可以将连接触点应用于存储器中。存储器可以包括存储阵列结构以及与所述存储阵列
结构相键合的外围结构，连接触点可以位于存储阵列结构中的连接触点，也可以为外围结构中的连接触点。连接触点也可以应用于其他器件中，此处不做具体限定。
57.所述方法包括步骤101至步骤104，具体如下：
58.步骤101、提供导电层，以及位于所述导电层上的绝缘层。
59.本发明实施例中，如图2a所示，导电层1可以为金属层，金属层包括但不限于钨、钴、铜、铝等。导电层1也可以为半导体衬底，例如可以为硅衬底，也可以为包括其他元素半导体或化合物半导体的衬底。
60.采用薄膜沉积工艺，在导电层1上形成绝缘层2，绝缘层2包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。薄膜沉积工艺可以为物理气相沉积、化学气相沉积、原子层沉积、激光辅助沉积等。
61.步骤102、在所述绝缘层上依次形成多个中间层和掩膜层，所述掩膜层具有开口；任意相邻两个所述中间层的材料不同。
62.本发明实施例中，如图2a所示，采用薄膜沉积工艺，在绝缘层2上依次形成多个中间层，例如第一中间层31、第二中间层32和第三中间层33，即先在绝缘层2上形成第三中间层33，然后在第三中间层33上形成第二中间层32，在第二中间层32上形成第一中间层31。多个中间层也可以包括其他数量的中间层，例如两个中间层或三个以上的中间层，中间层的数量可根据实际需求调整，此处不做具体限定。
63.任意相邻两个中间层的材料不同，刻蚀任意相邻两个中间层所需的刻蚀材料也不同。例如，第一中间层31与第二中间层32的材料不同，刻蚀第一中间层31和刻蚀第二中间层32所需的刻蚀材料也不同；第二中间层32与第三中间层33的材料不同，刻蚀第二中间层32和刻蚀第三中间层33所需的刻蚀材料也不同。间隔设置的中间层的材料可以相同或不同，刻蚀间隔设置的中间层所需的刻蚀材料可以相同或不同。例如，第一中间层31与第三中间层33的材料可以相同，刻蚀第一中间层31和刻蚀第三中间层32所需的刻蚀材料也可以相同。
64.绝缘层2与相邻于其设置的中间层的材料不同，刻蚀绝缘层2和刻蚀相邻于该绝缘层2的中间层的材料也不同。例如，绝缘层2与第三中间层33的材料不同，刻蚀绝缘层2和刻蚀第三中间层33所需的刻蚀材料也不同。绝缘层2与其间隔设置的中间层的材料可以相同或不同，刻蚀绝缘层2和刻蚀其间隔设置的中间层所需的刻蚀材料也可以相同或不同。例如，绝缘层2与第二中间层32的材料可以相同，刻蚀绝缘层2和刻蚀第二中间层32所需的刻蚀材料也可以相同。
65.在多个中间层上形成掩膜层4，在多个中间层包括第一中间层31、第二中间层32和第三中间层33时，掩膜层4位于第一中间层31上。如图2a所示，掩膜层4中具有开口40。具体地，掩膜层4包括依次位于多个中间层上的硬掩膜层41、抗反射层42和光刻胶层43。其中，硬掩膜层41的材料可以为不定形碳，抗反射层42的材料可以为氮氧化硅sion。
66.光刻胶层43具有开口40，开口40的尺寸可以结合光刻工艺、连接孔的尺寸等确定，或者，开口40的尺寸也可以与现有技术中形成连接孔所需的掩膜层开口的尺寸相一致，即相较于现有技术，本实施例无需缩小掩膜层中开口的尺寸。其中，开口40的尺寸是指开口40的横向(即平行于导电层1上表面的方向a)长度或横截面积。如图3a所示，在开口40的横截面呈圆形时，开口40的尺寸d1可以是指开口40的直径。例如，开口40的尺寸范围可以为50nm
至55nm。
67.步骤103、通过所述开口，依次在所述多个中间层中形成通孔，且在每形成一个通孔后，去除位于所形成的通孔所在的中间层上的膜层。
68.本发明实施例中，在掩膜层4朝向绝缘层2的方向b上，采用刻蚀工艺，依次在多个中间层中形成相连通的多个通孔，且多个通孔一一对应地位于多个中间层中。每在一个中间层中形成通孔后，去除位于该中间层上的膜层，以避免影响下一个中间层中通孔的刻蚀。例如，在最顶层中间层(即与掩膜层4相邻的中间层)中形成通孔后，去除掩膜层4，然后在下一个中间层中形成通孔后，去除最顶层中间层，以此类推，直到在最底层中间层(即与绝缘层2相邻的中间层)中形成通孔，并去除最底层中间层上的中间层。
69.在本发明实施例中，每个中间层的厚度可以小于或等于预设厚度，其中预设厚度可以根据刻蚀工艺、刻蚀设备等确定的可接受的最大深宽比所对应的厚度，以减小工艺难度。
70.在一些实施例中，多个中间层的厚度可以相同，此时，在形成具有相同材料的中间层时，可以采用相同的工艺参数，无需多次调整工艺参数，减小工艺复杂程度。
71.在另一些实施例中，多个中间层的厚度可以不同，具体的，在掩膜层4朝向绝缘层2的方向b上，即图2a中由上指向下的方向上，多个中间层的厚度逐渐增大，以便能够逐渐缩小中间层中的通孔尺寸，且保证通孔尺寸缩小的有序可控性。或者，在掩膜层4朝向绝缘层2的方向b上，具有相同材料的中间层的厚度逐渐增大。例如，第一中间层31与第三中间层33的材料相同，第一中间层31的厚度小于第三中间层33的厚度。
72.由于任意相邻两个中间层的材料不同，使得每个中间层都可以作为上一膜层的停止层，并作为下一膜层的掩膜层。依次在多个中间层中形成通孔，以在不缩小掩膜层4开口40的尺寸，且不提高中间层的刻蚀深宽比的前提下，逐渐缩小刻蚀连接孔所需的通孔尺寸。本实施例中，多个通孔的尺寸小于开口40的尺寸，且在掩膜层4朝向绝缘层2的方向b上，多个通孔的尺寸依次减小。由于通孔的侧壁可能呈倾斜状，使得通孔顶部(即通孔背离导电层1的一侧)和底部(即通孔靠近导电层的一侧)的尺寸可能不同，本实施例中通孔的尺寸可以是指通孔的最大尺寸，如通孔的顶部尺寸。通孔的顶部尺寸是指通孔顶部的横向(即平行于导电层1上表面的方向a)长度或横截面积。在通孔的横截面呈圆形时，通孔的尺寸可以是指通孔顶部的直径。
73.例如，在多个中间层包括第一中间层31、第二中间层32和第三中间层33时，多个中间层的通孔数量为三个，形成于第一中间层31中的通孔为第一通孔，形成于第二中间层32中的通孔为第二通孔，形成于第三中间层33中的通孔为第三通孔。步骤103中的所述通过所述开口，依次在所述多个中间层中形成通孔，且在形成每个通孔时，去除所形成的通孔所在中间层上的膜层，包括：
74.通过所述开口，在所述第一中间层中形成第一通孔，并去除所述掩膜层；
75.通过所述第一通孔，在所述第二中间层中形成第二通孔，并去除所述第一中间层；
76.通过所述第二通孔，在所述第三中间层中形成第三通孔，并去除所述第二中间层。
77.如图2b所示，通过掩膜层4中的开口40，在第一中间层31中刻蚀第一通孔310，由于第一中间层31与第二中间层32的材料不同，因此第一通孔310的刻蚀停止在第二中间层32的上表面(即第二中间层32背离导电层1一侧的表面)，即第一通孔310贯穿第一中间层31。
如图3b所示，第一通孔310的尺寸d2小于掩膜层4中开口40的尺寸d1，例如开口40的尺寸范围可以为50nm至55nm，第一通孔310的尺寸d2范围可以为30nm至35nm。
78.在形成第一通孔310后，去除掩膜层4，仅将第一中间层31作为第二中间层32的掩膜层，以避免掩膜层4和第一中间层31的整体厚度过厚影响第二中间层32中通孔的刻蚀。然后，通过第一中间层31中的第一通孔310，对第二中间层32进行刻蚀，形成第二通孔。
79.在一个实施方式中，第一中间层31与第三中间层33的材料不同，可以直接在第二中间层32中形成第二通孔。由于第二中间层32与第三中间层33的材料不同，因此第二通孔的刻蚀停止在第三中间层33的上表面(即第三中间层33背离导电层1一侧的表面)，即第二通孔贯穿第二中间层32。然后，去除第一中间层31，仅将第二中间层32作为第三中间层33的掩膜层，以避免第一中间层31和第二中间层32的整体厚度过厚影响第三中间层33中通孔的刻蚀。另外，由于第一中间层31与第三中间层33的材料不同，去除第一中间层31不会对第三中间层33产生影响。
80.在另一个实施方式中，第一中间层31与第三中间层33的材料相同，例如第一中间层31和第三中间层33均为碳(carbon)。由于碳的刻蚀速率较快，若在第二中间层32中形成第二通孔后再去除第一中间层31，会在去除第一中间层31时，同时通过第二通孔对第三中间层33进行刻蚀，导致第三中间层33中的刻蚀不可控，即第三中间层33中无法形成所需尺寸的通孔。因此，本实施例中的第二通孔可以分两次来刻蚀，即第二通孔包括第一子孔和第二子孔。
81.具体地，所述通过所述第一通孔，在所述第二中间层中形成第二通孔，并去除所述第一中间层的步骤，包括：
82.通过所述第一通孔，在所述第二中间层中形成所述第一子孔；
83.去除所述第一中间层；
84.通过所述第一子孔，在所述第二中间层中形成与所述第一子孔相连通的所述第二子孔。
85.如图2c所示，通过第一中间层31中的第一通孔310，先在第二中间层32中刻蚀第一子孔321，第一子孔321未贯穿第二中间层32，即第一子孔321的深度小于第二中间层32的厚度。然后，如图2d所示，去除第一中间层31，此时第一中间层31与第三中间层33仍通过第二中间层32相间隔，第一中间层31的去除不会对第三中间层33产生影响。在去除第一中间层31后，如图2e所示，通过第一子孔321，继续在第二中间层32中刻蚀第二子孔322，第二子孔322的刻蚀停止在第三中间层33的上表面。第一子孔321与第二子孔322相连通，共同构成贯穿第二中间层32的第二通孔320。
86.如图3c所示，第二通孔320的尺寸d3小于第一通孔310的尺寸d2。在第一通孔310的尺寸范围为30nm至35nm时，第二通孔320的尺寸范围可以为15nm至20nm。
87.然后，如图2f所示，通过第二中间层32中的第二通孔320，在第三中间层33中刻蚀第三通孔330。由于第三中间层33与绝缘层2的材料不同，因此第三通孔330的刻蚀停止在绝缘层2的上表面(即绝缘层2背离导电层1一侧的表面)，即第三通孔330仅贯穿第一中间层31。第三通孔330的尺寸小于第二通孔320的尺寸。
88.步骤104、通过所述通孔，在所述绝缘层中形成连接孔；所述开口、所述通孔和所述连接孔的尺寸依次减小。
89.在一个实施方式中，第二中间层32与绝缘层2的材料不同。在第三中间层33中形成第三通孔330后，先去除第二中间层32，仅将第三中间层33作为绝缘层2的掩膜层，以避免第二中间层32和第三中间层33的整体厚度过厚影响绝缘层2中连接孔的刻蚀。然后，通过第三中间层33中的第三通孔330，在绝缘层2中刻蚀连接孔，并去除第三中间层33。
90.在另一个实施方式中，第二中间层32与绝缘层2的材料相同，例如第二中间层32与绝缘层2均为氧化硅等氧化物。由于氧化硅等氧化物的刻蚀速率较慢，同时对第二中间层32和绝缘层2进行刻蚀，可以在绝缘层2中形成所需尺寸的连接孔，且可以简化制作工艺。因此，如图2g所示，本实施例在去除第二中间层32的同时，通过第三通孔330，在绝缘层2中刻蚀连接孔20。如图2h所示，在刻蚀连接孔20后，去除第三中间层33。
91.连接孔20的尺寸小于第三通孔330的尺寸。由于连接孔20的侧壁可能呈倾斜状，使得连接孔20顶部(即连接孔20背离导电层1的一侧)和底部(即连接孔20靠近导电层的一侧)的尺寸可能不同，本实施例中连接孔20的尺寸可以是指连接孔20的最大尺寸，如连接孔20的顶部尺寸。连接孔20的顶部尺寸是指连接孔20顶部的横向(即平行于导电层1上表面的方向a)长度或横截面积。如图3d所示，在连接孔20的横截面呈圆形时，连接孔20的尺寸d4可以是指连接孔20顶部的直径。
92.连接孔20的尺寸可以小于预设尺寸，预设尺寸是指现有技术中通过现有掩膜层开口所能形成的最小连接孔尺寸。例如，现有技术在掩膜层开口的尺寸范围为50nm至55nm时，所能形成的最小连接孔尺寸范围为20nm至26nm，则本实施例中的预设尺寸即为20nm，本实施例所形成的连接孔20的尺寸小于20nm。
93.本实施例在掩膜层4与绝缘层2之间设置多个中间层，并依次在多个中间层中形成通孔，以在不改变掩膜层4中开口40尺寸，以及不提高中间层的刻蚀深宽比的前提下，逐步缩小通孔的尺寸，进而在绝缘层2中刻蚀形成更小尺寸(即小于预设尺寸)的连接孔20。需要说明的是，所需形成的连接孔20的尺寸越小，所需设置的中间层的数量越多。
94.在绝缘层2中形成连接孔20并去除第三中间层33后，如图4所示，可以在连接孔20中填充连接触点5，以便后续在绝缘层2上形成其他导电层，使其他导电层通过连接触点5与导电层1电性连接。连接触点5包括但不限于钨、钴、铜、铝等。
95.本发明实施例提供的连接孔的制作方法，在绝缘层上依次形成多个中间层和掩膜层，任意相邻两个中间层的材料不同，以通过掩膜层中的开口，依次在多个中间层中形成通孔，且在每形成一个通孔后，去除位于所形成的通孔所在的中间层上的膜层，然后通过通孔，在绝缘层中形成连接孔，使开口、通孔和连接孔的尺寸依次减小，以在掩膜层中开口尺寸受限和刻蚀深宽比受限的情况下，缩小连接孔的尺寸，进而缩小半导体器件的体积，缩小存储器的体积。
96.本发明实施例还提供一种半导体器件的制作方法，包括：
97.采用上述实施例中的连接孔的制作方法在绝缘层中形成连接孔，所述绝缘层位于导电层上；
98.在所述连接孔中形成连接触点，且所述连接触点与所述导电层连接。
99.如图4所示，在绝缘层2中形成连接孔20后，可以在连接孔20中填充连接触点5，以便后续在绝缘层2上形成其他导电层，使其他导电层通过连接触点5与导电层1电性连接。连接触点5包括但不限于钨、钴、铜、铝等。
100.本发明实施例所提供的半导体器件的制作方法，能够实现上述实施例中连接孔的制作方法所能实现的有益效果，在此不再详细赘述。
101.本发明实施例还提供一种存储器的制作方法，包括上述实施例中的半导体器件的制作方法。
102.本发明实施例所提供的存储器的制作方法，能够实现上述实施例中半导体器件的制作方法所能实现的有益效果，在此不再详细赘述。
103.参见图4，本发明实施例还提供一种半导体器件，包括导电层1、绝缘层2、连接孔20和连接触点5。
104.导电层1可以为半导体衬底，例如可以为硅衬底，也可以为包括其他元素半导体或化合物半导体的衬底。导电层1也可以为金属层，金属层包括但不限于钨、钴、铜、铝等。
105.绝缘层2位于导电层1上，绝缘层2包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
106.连接孔20贯穿绝缘层2，且连接孔20通过上述实施例中的连接孔的制作方法形成，此处不再详细赘述。本实施例中的连接孔20的尺寸小于预设尺寸。
107.连接触点5位于连接孔20中，且与导电层1连接。由于连接孔20的尺寸小于预设尺寸，使得连接触点5的横截面积(即连接触点5在方向a上的截面积)小于预设面积。
108.半导体器件还可以包括其他导电层，其他导电层位于绝缘层2上，以使其他导电层通过连接触点5与导电层1连接。
109.本实施例通过缩小连接触点5的横截面积，以在半导体器件具有相同数量的连接触点5的前提下，缩小半导体器件的体积。
110.参见图5，是本发明实施例提供的存储器的结构示意图。
111.如图5所示，存储器包括存储阵列结构100，以及与存储阵列结构100连接的外围结构200。其中，存储阵列结构100可以为非易失性存储器阵列结构，例如存储阵列结构100可以为nand闪存、nor闪存等。
112.具体地，存储阵列结构100可以包括衬底101以及位于衬底101上的堆栈层102，堆栈层102包括多个纵向交替堆叠的栅极层103和层间绝缘层104。其中，纵向是指垂直于衬底101上表面的方向。栅极层103和层间绝缘层104的堆叠层数不做限制，例如48层、64层等等。存储阵列结构100还可以包括纵向贯穿堆栈层102并延伸至衬底101内的存储沟道结构105。存储沟道结构105可以包括纵向延伸的沟道层(图中未示出)以及围绕沟道层周侧设置的存储介质层(图中未示出)。
113.外围结构200可以包含cmos(互补金属氧化物半导体)、sram(静态随机存取存储器)、dram(动态随机存取存储器)、fpga(现场可编程门阵列)、cpu(中央处理器)、xpoint芯片等器件。
114.具体地，外围结构200可以位于存储阵列结构100上，且外围结构200与存储阵列结构100相连接。存储阵列结构100和外围结构200中的至少一个可以包括上述实施例中的半导体器件，此处不再详细赘述。
115.存储阵列结构100与外围结构200也可以采用其他架构形式，例如外围结构200位于存储阵列结构100的下方，即puc(periphery under core array)架构，或者，外围结构200与存储阵列结构100并列设置，即pnc(periphery near core array)架构等，此处不做
具体限定。
116.本发明实施例提供的存储器，能够通过缩小连接触点的横截面积，缩小存储器的体积。
117.综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。