金属氧化物半导体器件的制造方法与流程

1.本发明涉及半导体制造技术领域，特别涉及一种金属氧化物半导体器件的 制造方法。


背景技术：

2.在半导体器件的制造过程中，电弧放电(arcing)是的一种不期望出现的现象。 但在金属氧化物半导体器件的制造过程中，需要刻蚀衬底上的介质层来形成开 口，通过所述开口暴露出介质层中的导电层，从而将导电层与其他的器件或者电 路电连接。但在刻蚀介质层的过程中，较容易出现电弧放电的现象，从而导致器 件被电弧击穿。究其原因是由于在刻蚀介质层的过程中，由于等离子体(plasma) 的持续作用使得电荷累积，由此会在导电层的局部区域形成高电势差，当积累的 电荷达到一定的电荷量时，导电层与衬底之间会产生较大的电流，衬底表面即会 发生电弧放电，从而将衬底表面的膜层(例如介质层)击穿，甚至会衬底击穿， 因此造成器件损坏。


技术实现要素：

3.本发明的目的在于提供一种金属氧化物半导体器件的制造方法，以解决刻 蚀介质层时的电弧放电的问题。
4.为解决上述技术问题，本发明提供一种金属氧化物半导体器件的制造方法， 包括：
5.提供一衬底，所述衬底上形成有至少一层第一介质层，每层所述第一介质 层中均形成有导电层，所述导电层贯穿部分厚度的所述第一介质层；
6.形成阻挡层，所述阻挡层覆盖所述导电层；
7.形成第二介质层，所述第二介质层覆盖所述第一介质层和所述导电层；
8.利用等离子体刻蚀工艺，对所述导电层上方的所述第二介质层进行第一刻 蚀处理以形成第一开口，所述第一开口暴露出所述阻挡层，且所述第一开口的 内表面聚集有正电荷；
9.对所述第一开口的内表面进行电荷消除处理，以消除所述第一开口的内表 面聚集的正电荷；以及，
10.利用等离子体刻蚀工艺，对所述第一开口暴露出的所述阻挡层进行第二刻 蚀处理以形成第二开口，所述第二开口暴露出所述导电层的顶表面。
11.可选的，在所述的金属氧化物半导体器件的制造方法中，对所述第一开口 的内表面进行电荷消除处理的方法包括：
12.通过向所述第一开口内通入等离子体锗和/或等离子体钨的方式来消除所述 第一开口的内表面聚集的正电荷，其中，所述等离子体锗及所述等离子体钨中 均具有带负电荷的电子。
13.可选的，在所述的金属氧化物半导体器件的制造方法中，通过对锗和/或含 锗的
气体进行等离子体化来形成所述等离子体锗；
14.通过对钨和/或含钨的气体进行等离子体化来形成所述等离子体钨；
15.其中，在进行所述等离子体化时，低频射频功率为300w至500w，高频射 频功率为300w至500w。
16.可选的，在所述的金属氧化物半导体器件的制造方法中，对所述第一开口 的内表面进行电荷消除处理的方法包括：
17.通过等离子电子喷淋装置向所述第一开口的内表面发射带负电荷的电子的 方式，来消除所述第一开口的内表面聚集的正电荷。
18.可选的，在所述的金属氧化物半导体器件的制造方法中，所述第一刻蚀处 理的时间为100s～110s，所述第二刻蚀处理的时间为60s～70s。
19.可选的，在所述的金属氧化物半导体器件的制造方法中，在进行第一刻蚀 处理之后，在对所述第一开口的内表面进行电荷消除处理之前，还包括：将第 一刻蚀处理之后的衬底置于非真空环境下，以降低所述衬底的表面温度。
20.可选的，在所述的金属氧化物半导体器件的制造方法中，所述导电层包括 形成于所述第一介质层中的两个以上分立的导电部，每个所述导电部的顶表面 均与所述第一介质层的顶表面平齐，且至少两个所述导电部在平行于衬底表面 方向上的尺寸不同；在进行所述第一刻蚀处理时，在每个所述导电部上方的所 述第二介质层中形成一个所述第一开口，且尺寸不同的导电部上方的所述第一 开口内的正电荷量不同。
21.可选的，在所述的金属氧化物半导体器件的制造方法中，每层所述第一介 质层中还形成有与所述导电部相对应的导电插塞，所述导电插塞贯穿所述导电 部底部的所述第一介质层，所述导电部通过所述导电插塞与所述衬底电连接， 或者，不同的所述第一介质层中的导电部通过所述导电插塞电连接。
22.可选的，在所述的金属氧化物半导体器件的制造方法中，所述导电插塞与 所述导电部的材质均为钨、铝、铜或者镍。
23.可选的，在所述的金属氧化物半导体器件的制造方法中，所述第一介质层 和所述第二介质层的材质均为二氧化硅，通过等离子体化学气相沉积工艺的方 式形成所述第一介质层和所述第二介质层；所阻挡层包括一钛层和覆盖所述钛 层的一氮化钛层。
24.在本发明提供的金属氧化物半导体器件的制造方法中，先对第二介质层进 行第一刻蚀处理，以形成第一开口，并通过对第一开口的内表面进行电荷消除 处理，可以消除第一刻蚀处理的过程中聚集在所述第一开口的内表面的正电荷。 由于所述电荷消除处理能够消除第一开口的内表面聚集的正电荷，故在对所述 第一开口暴露出的阻挡层进行第二刻蚀处理的过程中所产生的电荷不会与第一 刻蚀处理过程中产生的电荷积累在一起，由此能够避免产生较大的电势差及电 流，从而避免出现电弧放电的现象。
附图说明
25.图1是本发明实施例的金属氧化物半导体器件的制造方法的流程示意图；
26.图2至图8是本发明实施例金属氧化物半导体器件的制造方法中形成的结 构示意图；
27.其中，附图标记说明如下：
28.100-衬底；110-第一介质层；120-导电层；121、122-导电部；130-导电插 塞；140-阻挡层；150-第二介质层；150a-第一开口；150b-第二开口；160-图形 化的光刻胶层。
具体实施方式
29.以下结合附图和具体实施例对本发明提出的金属氧化物半导体器件的制造 方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说 明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明 晰地辅助说明本发明实施例的目的。
30.图1是本发明实施例的金属氧化物半导体器件的制造方法。如图1所示， 所述金属氧化物半导体器件的制造方法包括如下步骤：
31.步骤s1：提供一衬底，所述衬底上形成有至少一层第一介质层，每层所述 第一介质层中均形成有导电层，所述导电层贯穿部分厚度的所述第一介质层；
32.步骤s2：形成阻挡层，所述阻挡层覆盖所述导电层；
33.步骤s3：形成第二介质层，所述第二介质层覆盖所述第一介质层和所述导 电层；
34.步骤s4：利用等离子体刻蚀工艺，对所述导电层上方的所述第二介质层进 行第一刻蚀处理以形成第一开口，所述第一开口暴露出所述阻挡层，且所述第一 开口的内表面聚集有正电荷，
35.步骤s5：对每个所述第一开口的内表面进行电荷消除处理，以消除所述第 一开口的内表面聚集的正电荷；以及，
36.步骤s6：利用等离子体刻蚀工艺，对所述第一开口暴露出的所述阻挡层进 行第二刻蚀处理以形成第二开口，所述第二开口暴露出所述导电层的顶表面。
37.图2至图8是本发明实施例金属氧化物半导体器件的制造方法中形成的结 构示意图。下文将结合图2至图8对上述步骤进行更详细的说明。
38.参考图1所示，在步骤s1中，提供衬底100，所述衬底100上形成有至少 一层第一介质层110，每层所述第一介质层110中均形成有导电层120，所述导 电层120贯穿部分厚度的所述第一介质层110。所述衬底100可以是本领域技术 人员所熟知的任意合适的基底材料，例如可以是以下所提到的材料中的至少一 种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅 (s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。本实施例中以 硅衬底100为例加以说明。
39.如图2所示，所述衬底100上形成有一层第一介质层110。在其他实施例 中，所述衬底100上形成有两层以上的第一介质层110。
40.本实施例中，所述第一介质层110的材质可以为二氧化硅，可以通过等离子 体化学气相沉积工艺的方式形成所述第一介质层110。在形成第一介质层110之 后，在第一介质层110中形成导电层120和接触插塞。
41.如图2所示，所述导电层120包括形成于所述第一介质层110中的两个以 上分立的导电部121、122，每个所述导电部121、122贯穿部分厚度的第一介质 层110，本实施例中以导电层120包括两个分立的导电部进行说明。导电部121 的顶表面与导电部122的顶表面均与所述第一介质层110的顶表面平齐，且导 电部121与导电部122在平行于衬底100表面方向上的尺寸不同。
42.如图2所示，所述导电插塞130贯穿所述导电部121、122底部的所述第一 介质层110。本实施例中，所述衬底100上形成有一层第一介质层110，则所述 导电部121、122通过所述导电插塞130与所述衬底100电连接。在其他实施例 中，衬底100上形成有两层以上的第一介质层110，不同的所述第一介质层110 中的导电部通过所述导电插塞130电连接。其中，所述导电插塞130与所述导 电部121、122的材质相同，以避免因材质不同而造成的电势差，导电插塞130 与导电部121、122的材质均可以为钨、铝、铜或者镍。
43.如图2所示，在步骤s2中，在形成导电层120之后，在导电层表面形成阻 挡层140，所述阻挡层140具体形成于每个所述导电部121、122上。所述阻挡 层140可以起到刻蚀阻挡的作用，防止对导电层120造成过刻蚀，以及可以起 到粘合的作用，所述阻挡层140包括一钛层和覆盖所述钛层上的氮化钛层，所 述钛层和所述氮化钛层可以通过物理气相沉积的方法形成。
44.参考图3所示，在步骤s3中，形成第二介质层150，所述第二介质层150 覆盖所述第一介质层110和所述导电层120。所述第二介质层150的材质与所述 第一介质层110的材质相同，即所述第二介质层150的材质也可以为二氧化硅， 通过等离子体化学气相沉积的方式形成所述第二介质层150。所述第二介质层 150的厚度例如为20000埃～25000埃。
45.参考图3并结合图4所示，在步骤s4中，利用等离子体刻蚀工艺，对所述 导电层120上方的所述第二介质层150进行第一刻蚀处理以形成第一开口150a， 所述第一开口150a的内表面聚集有正电荷。
46.具体的，进行所述第一刻蚀处理的方法包括：首先，如图4所示，形成图形 化的光刻胶层160，所述图形化的光刻胶层160中形成有暴露出导电层120上方 的第二介质层150的光刻胶开口；然后，如图5所示，以所述图形化的光刻胶 层160为掩膜，利用等离子体刻蚀工艺，对所述导电层120上方的所述第二介 质层150进行第一刻蚀处理以形成第一开口150a，即第一开口150a贯穿部分厚 度的第二介质层150，第一开口150a的内表面聚集有正电荷。
47.本实施例中，由于所述第一介质层110内形成有导电部121和导电部122， 且导电部121与导电部122在平行与衬底100表面方向上的尺寸不同，相应的， 本实施例在进行所述第一刻蚀处理时，形成与导电部121、122的数量相应的第 一开口150a，即在每个所述导电部121、122上方的所述第二介质层150中形成 一个所述第一开口150a。
48.其中，所述第一刻蚀处理的工艺参数包括：采用的刻蚀气体包括三氟甲烷 (chf3)、氧气(o2)、氩气(ar)、氟化氢(c4f2)和氢气(h2)，其中，三氟 甲烷的气体流量为80sccm～150sccm，氧气的气体流量为50sccm～100sccm，氩 气的气体流量为50sccm～150sccm，氟化氢的气体流量为20sccm～60sccm以 及氢气的气体流量为20sccm～100sccm，腔室压强为20torr～100torr，射频功 率为200w～600w。
49.由于利用了等离子体工艺来进行第一刻蚀处理，故在第一刻蚀处理的过程 中，刻蚀气体会对第二介质层150进行轰击，刻蚀气体中所携带的正电荷会附 着在刻蚀后的第二介质层150的表面。因此，在进行第一刻蚀处理之后，第一开 口150a的内表面聚集有正电荷a，所述正电荷a主要位于第一开口150a的底 部，且在平行于衬底100表面方向上的导电部121与导电部122的尺寸不同时， 尺寸不同的导电部121与导电部122上方的第一开口150a内聚集的正电荷量也 不相同。
50.具体的，在平行于衬底100表面方向上的导电部121、122的尺寸越大，相 应的导电部121、122上方的第一开口150a内聚集的正电荷量也越大。在平行 于衬底100表面方向上的导电部121、122的尺寸越小，相应的导电部121、122 上方的第一开口150a内聚集的正电荷量也越小。
51.优选的方案中，第一刻蚀处理的时间为100s～110s。发明人研究发现，由于 尺寸不同的导电部121与导电部122上方的第一开口150a内聚集的正电荷量也 不相同，故尺寸不同的导电部121与导电部122之间会形成电势差。并且由于 第一刻蚀处理对第二介质层120进行刻蚀时，会存在刻蚀均匀性偏差的问题， 会导致电荷累积不同，电荷积累的越多，电势差越大，因此不同的第一开口150a 的底部之间(阻挡层表面)会存在有电势差。并且当衬底100上形成有两层以上 的导电层120时，两层导电层120与第一介质层110之间会构成电容，当在第 一刻蚀处理过程中积累的电荷达到一定的电荷量时，会产生较大的电流，从而使 得衬底100表面会发生电弧放电。进一步研究发现，当刻蚀处理的时间大于110s 时，会使得电荷积累达到发生电弧放电的电荷量，故本实施例中，第一刻蚀处理 的时间为100s～110s，如此一来，第一开口150a的内表面所积累的电荷小于触 发电弧放电的电荷量，由此不会发生电弧放电的现象，从而避免损坏晶圆。
52.在进行第一刻蚀处理的过程中，去除的第二介质层150的厚度为18000埃 ～19000埃。在进行第一刻蚀处理之后，第一开口150a底部的第二介质层150的 厚度为1000埃～2000埃。以及，在进行第一刻蚀处理之后，可以保留第二介质 层150上的图形化的光刻胶层160，以将图形化的光刻胶层160应用于后续的刻 蚀工艺中，节省工艺制程。
53.本实施例中，在进行第一刻蚀处理之后，将第一刻蚀处理之后的衬底100置 于非真空环境下，以降低所述衬底100的表面温度。具体的，在进行第一刻蚀处 理的过程中，由于刻蚀气体会轰击第二介质层150，故随着刻蚀时间的增加，衬 底100表面的温度也会随之上升，高温会加剧等离子体损伤,故本实施例中，在 进行第一刻蚀处理之后，将衬底100从第一刻蚀处理的刻蚀腔中取出，并置于 非真空环境下，以降低衬底100表面的温度。
54.参考图6所示，在步骤s5中，对所述第一开口150a的内表面进行电荷消 除处理，以消除所述第一开口150a的内表面聚集的正电荷a。在本实施例中， 将衬底100置于刻蚀腔内，通过向所述第一开口150a内通入等离子体锗的方式 来消除所述第一开口150a的内表面聚集的正电荷a，其中，所述等离子体锗及 所述等离子体钨中均具有带负电荷的电子，带负电荷的电子可以与第一开口 150a内表面聚集的正电荷中和，从而消除第一开口150a内的正电荷a。示例性 的，通过对锗和/或含锗的气体(例如锗烷(geh4))进行等离子体化来形成所述 等离子体锗，在进行所述等离子体化的过程中，锗和/或含锗的气体被电离形成 带电荷的离子和带负电荷的电子，第一开口150a的内表面上的正电荷a会排斥 带正电荷的离子，并会吸引带负电荷的电子，从而实现对第一开口150a内表面 的电荷中和，消除第一开口150a内聚集的正电荷a。
55.在另一个实施例中，将衬底100置于刻蚀腔内，通过向所述第一开口150a 内通入等离子体钨的方式来消除所述第一开口150a的内表面聚集的正电荷，其 中，所述等离子体钨中具有带负电荷的电子，带负电荷的电子可以与第一开口 150a内表面聚集的正电荷中和，从而消除第一开口150a内的正电荷。示例性的， 通过对钨和/或含钨的气体(例如氟化钨(wf))进行等离子体化来形成所述等 离子体钨，在进行所述等离子体化的过程中，钨和/
或含钨的气体被电离形成带 正电荷的离子和带负电荷的电子，第一开口150a的内表面上的正电荷会排斥带 正电荷的离子，并会吸引带负电荷的电子，从而实现对第一开口150a内表面的 电荷中和，消除第一开口150a内聚集的正电荷a。
56.在另一个实施例中，将衬底100置于刻蚀腔内，通过向所述第一开口150a 内通入等离子体钨和等离子体锗的方式来消除所述第一开口150a的内表面聚集 的正电荷。其中，所述等离子体钨和所述等离子体锗中均具有带负电荷的电子， 带负电荷的电子可以与第一开口150a内表面聚集的正电荷中和，从而消除第一 开口150a内的正电荷。
57.本实施例中，例如可以利用双频容性耦合等离子刻蚀机台，来进行上述的等 离子体化。在进行等离子体化时，低频射频功率为300w至500w，高频射频功 率为300w至500w。
58.在另一个实施例中，通过等离子电子喷淋装置向所述第一开口150a的内 表面发射带负电荷的电子，来消除所述第一开口150a的内表面聚集的正电荷。 示例性的，例如可以通过离子注入机台的等离子电子喷淋装置，向所述第一开口 150a的内表面发射带负电荷的电子。具体可以从等离子电子喷淋装置电弧室的 等离子体(例如等离子体锗、等离子体钨或者等离子体氩)中提取带负电荷的电 子，发射至第一开口150a的内表面，从而消除第一开口150a内表面的正电荷。
59.此外，由于在进行所述电荷消除处理时，第二介质层150表面还覆盖有图形 化的光刻胶层160，图形化的光刻胶层160可以保护第二介质层150的顶表面， 等离子体不会损伤第二介质层150的顶表面。
60.参考图7所示，在步骤s6中，利用等离子体刻蚀工艺，对所述第一开口150a 暴露出的阻挡层140进行第二刻蚀处理以形成第二开口150b，所述第二开口 150b暴露出所述导电层120的顶表面。由于在前述的步骤s4中，对第一开口 150a内表面的正电荷进行了电荷消除处理，故在对所述第一开口暴露出的阻挡 层140进行第二刻蚀处理的过程中，所产生的电荷不会与第一刻蚀处理过程中 产生的电荷积累在一起，由此能够避免产生较大的电势差及电流，从而避免出现 电弧放电的现象。
61.此外，在第二刻蚀处理的过程中，还可以去除第一开口150a底部残留的第 一介质层110。
62.第二开口150b的数量与第一开口150a的数量相同，导电层120中的每个 导电部121、122均暴露于第二开口150b中。
63.本实施例中，第二刻蚀处理的工艺气体与第一刻蚀处理的刻蚀气体可以相 同，在其他的实施例中，第二刻蚀处理的工艺气体可以与第一刻蚀处理的刻蚀气 体不同，例如可以包括三氟甲烷(chf3)、氯气(cl2)、氧气(o2)和甲烷(ch4)。第 二刻蚀处理的工艺时间为60s～70s。在此应当理解，该工艺时间可以根据第一开 口150a底部的阻挡层140的厚度设置，但需使第二刻蚀处理的工艺时间小于 110s。如果工艺时间大于110s，则会因电荷积累较多而出现电弧放电，因此，第 二刻蚀处理的工艺时间需小于110s。如果，第二刻蚀处理的工艺时间达到110s， 而第一开口150a底部还残留有第二介质层150或阻挡层140，则停止第二刻蚀 处理，并进行一步电荷消除处理，然后在对电荷消除处理之后的第二介质层150 或阻挡层140进行刻蚀，以避免出现电弧放电，同时，保证第一开口150a底部 的第二介质层150和阻挡层140被全部去除，从而暴露出导电层120。
64.如图8所示，在进行所述第二刻蚀处理之后，利用灰化工艺去除图形化的光 刻胶
层160。
65.综上可见，在本发明提供的金属氧化物半导体器件的制造方法中，先对第二 介质层进行第一刻蚀处理，以形成第一开口，并通过对第一开口的内表面进行电 荷消除处理，可以消除第一刻蚀处理的过程中聚集在所述第一开口的内表面的 正电荷。由于所述电荷消除处理能够消除第一开口的内表面聚集的正电荷，故在 对所述第一开口暴露出的阻挡层进行第二刻蚀处理的过程中所产生的电荷不会 与第一刻蚀处理过程中产生的电荷积累在一起，由此能够避免产生较大的电势 差及电流，从而避免出现电弧放电的现象。
66.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定， 本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权 利要求书的保护范围。